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Verilog HDL实现数值比较器

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楼主
ID:338347 发表于 2018-5-25 20:41 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
两位无符号二进制数比较器
module Verilog(Y,A,B);
input [1:0] A ;
wire [1:0] A ;
input [1:0] B ;
wire [1:0] B ;
output [2:0] Y ;
reg [2:0] Y ;
always @ (A or B)
    begin
     if(A>B)
          Y=3'b001;
     else if (A==B)
          Y=3'b010;
     else
          Y=3'b100;
    end
endmodule

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沙发
ID:423224 发表于 2019-12-12 08:33 | 只看该作者
这位兄弟牛逼

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