FPGA课程设计多功能数字钟

多功能数字钟

说  明

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• 设计需要提交“电子稿”和“打印稿”；
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• “电子稿”上交：文件名为 “FPGA课程设计报告-班级-学号-姓名.doc”,所有报告发送给班长，由班长统一打包后统一发送到付小倩老师。
• “打印稿”由班长收齐后交到：12教305办公室；
• 
  
  

第一章  绪论

关键词：FPGA，数字钟

第二章 FPGA的相关介绍

2.1  FPGA概述

2.2 FPGA特点

2.3 FPGA设计注意

第三章 Quartus II与Verilog HDL相关介绍

3.1 Quartus II

3.2  Verilog HDL

第四章 设计方案

4.1数字钟的工作原理

4.2 按键消抖

4.3时钟复位

4.4时钟校时

4.5数码管显示模块。

第五章 方案实现与验证

5.1产生秒脉冲

5.2秒个位进位

5.3按键消抖

5.4复位按键设置

5.5 数码管显示。

5.6 RTL结构总图

第六章 实验总结

第七章 Verilog HDL源代码附录

现代社会的标志之一就是信息产品的广泛使用，而且是产品的性能越来越强，复杂程度越来越高，更新步伐越来越快。支撑信息电子产品高速发展的基础就是微电子制造工艺水平的提高和电子产品设计开发技术的发展。前者以微细加工技术为代表，而后者的代表就是电子设计自动化（electronic design automatic, EDA）技术。

本设计采用的VHDL是一种全方位的硬件描述语言，具有极强的描述能力，能支持系统行为级、寄存器传输级和逻辑门级这三个不同层次的设计；支持结构、数据流、行为三种描述形式的混合描述，覆盖面广，抽象能力强，因此在实际应用中越来越广泛。ASIC是专用的系统集成电路，是一种带有逻辑处理的加速处理器；而FPGA是特殊的ASIC芯片，与其它的ASIC芯片相比，它具有设计开发周期短、设计制造成本低、开发工具先进、标准产品无需测试、质量稳定以及可实时在线检测等优点。

在控制系统中，键盘是常用的人机交换接口，当所设置的功能键或数字键按下的时候，系统应该完成该键所对应的功能。因此，按键信息输入是与软件结构密切相关的过程。根据键盘结构的不同，采用不同的编码方法，但无论有无编码以及采用什么样的编码，最后都要转换成为相应的键值，以实现按键功能程序的转移。[1]

钟表的数字化给人们生产生活带来了极大的方便，而且大大地扩展了钟表原先的报时功能。诸如定时自动报警、定时启闭电路、定时开关烘箱、通断动力设备，甚至各种定时电气的自动启用等，所有这些都是以钟表数字化为基础的。因此研究数字钟以及扩大其应用有着非常现实的意义。

系统设计师可以根据需要通过可编辑的连接把FPGA内部的逻辑块连接起来，就好像一个电路试验板被放在了一个芯片里。一个出厂后的成品FPGA的逻辑块和连接可以按照设计者而改变，所以FPGA可以完成所需要的逻辑功能。

FPGA一般由3种可编程电路和一个用于存放编程数据的静态存储器SRAM组成。这3种可编程电路是：可编程逻辑模块（CLB--Configurable Logic Block）、输入/输出模块（IOB--I/O Block）和互连资源（IR—Interconnect Resource）。可编程逻辑模块CLB是实现逻辑功能的基本单元，它们通常规则的排列成一个阵列，散布于整个芯片；可编程输入/输出模块（IOB）主要完成芯片上的逻辑与外部封装脚的接口，它通常排列在芯片的四周；可编程互连资源包括各种长度的连接线段和一些可编程连接开关，它们将各个CLB之间或CLB、IOB之间以及IOB之间连接起来，构成特定功能的电路。

FPGA一般来说比ASIC（专用集成芯片）的速度要慢，无法完成复杂的设计，而且消耗更多的电能。但是他们也有很多的优点比如可以快速成品，可以被修改来改正程序中的错误和更便宜的造价。厂商也可能会提供便宜的但是编辑能力差的FPGA。因为这些芯片有比较差的可编辑能力，所以这些设计的开发是在普通的FPGA上完成的，然后将设计转移到一个类似于ASIC的芯片上。另外一种方法是用CPLD（复杂可编程逻辑器件备）。

1）采用FPGA设计ASIC电路，用户不需要投片生产，就能得到合用的芯片。

2）FPGA可做其它全定制或半定制ASIC电路的中试样片。

3）FPGA内部有丰富的触发器和I／O引脚。

4）FPGA是ASIC电路中设计周期最短、开发费用最低、风险最小的器件之一。

5）FPGA采用高速CHMOS工艺，功耗低，可以与CMOS、TTL电平兼容。

本次实验所采用的FPGA器件是Altera Cyclone V 5CSEMA5F31C6N

FPGA实物图

FPGA数码管介绍，每节数码管低电平点亮高电平熄灭。
LED序号如下图所示：

根据上图所示的顺序，可以得出显示的数组代码。

4'd0: HEX0=7'b1000000;                            //0              低电平点亮高电平熄灭

4'd1: HEX0=7'b1111001;                            //1

4'd2: HEX0=7'b0100100;                            //2

4'd3: HEX0=7'b0110000;                            //3

4'd4: HEX0=7'b0011001;                            //4

4'd5: HEX0=7'b0010010;                            //5

4'd6: HEX0=7'b0000010;                            //6

4'd7: HEX0=7'b1111000;                            //7

4'd8: HEX0=7'b0000000;                            //8

4'd9: HEX0=7'b0010000;                            //9

default: HEX0=7'b1111111;              //不符合条件的显示零

Quartus II 是Altera公司的综合性PLD/FPGA开发软件，原理图、VHDL、VerilogHDL以及AHDL（Altera Hardware 支持Description Language）等多种设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整PLD设计流程。

Quartus II 软件拥有友好的界面，使用便捷，功能强大，当中可编程逻辑设计环境采用完成集成化，是先进的EDA工具软件。该软件具备诸多特点（例如：开放性，与结构无联系，多平台设计，完全集成化，设计库丰富、工具模块化等），支持原理图、VHDL、VerilogHDL以及AHDL等多种设计输入形式。Quartus II能够在多系统上使用，为用户的设计方式提供了完善的图形界面。具有运行速度快，界面统一，功能集中，学用简单等特点。

Verilog HDL是一种硬件描述语言（HDL:Hardware Description Language），以文本形式来描述数字系统硬件的结构和行为的语言，用它可以表示逻辑电路图、逻辑表达式，还可以表示数字逻辑系统所完成的逻辑功能。 Verilog HDL和VHDL是世界上最流行的两种硬件描述语言，都是在20世纪80年代中期开发出来的。前者由Gateway Design Automation公司（该公司于1989年被Cadence公司收购）开发。两种HDL均为IEEE标准。

按下复位按键后，所有位清零。

时钟计时过程中，可对时钟进行校时。本次设计不考虑对秒位进行校时，分钟的个位和小时的个位加到10时会自动进位，因此只对分钟的个位和小时的个位设置可以加1的校时按钮，即可实现校时功能。整体比较容易实现。

选择需要显示的时钟位数作为敏感词，用上述给出的显示代码对时钟的每一位分别进行显示处理。

always@(posedge clk)                                                                      //敏感词为50MHZ时钟上升沿

。。。。。。

                                          count=count+1;                                                                     

                                          if(count==32'd50000000)                            //产生一个一秒的脉冲,

                                                        begin

                                                                      count=0;

                                                                      count_s0=count_s0+1;              //秒个位计数

                                                        end

如代码展现，当计数器count记到50000000个时钟上升沿的时候，向秒个位进1.

                                          if(count_s0==4'd10)

                                                        begin

                                                                      count_s0=0;            

                                                                      count_s1=count_s1+1;              //产生秒十位进位

                                                        end

当秒的个位计数到10的时候，向秒的十位进位。

5.3按键消抖

                            if (!inrst_m0)

                                                        count0=count0+1;

                                                        if(count0==32'd8000000 && !inrst_m0)

                                                                      begin

                                                                      count0=0;

                                                                      count_m0=count_m0+1;

                                                                      end

对时钟秒冲进行计数，计数达到8000000时，判断此时的电平是否为0，若还是为0，则判断按键按下，执行分钟个位加1操作。

              begin

                            if (!reset)                                                                                                  //按键按下为逻辑0

                                          begin

                                          count=0;                                                                                                  //复位置零

                                          count_s0=0;count_s1=0;

                                          count_m0=0;count_m1=0;

                                          count_h0=0;count_h1=0;

                                          end

                            else

复位按键按下后所有位置零。

always@(count_s0)                                                                                                  //秒个位显示

              begin

                            case(count_s0)

                                          4'd0: HEX0=7'b1000000;                            //0              低电平点亮高电平熄灭

                                          4'd1: HEX0=7'b1111001;                            //1

                                          4'd2: HEX0=7'b0100100;                            //2

                                          4'd3: HEX0=7'b0110000;                            //3

                                          4'd4: HEX0=7'b0011001;                            //4

                                          4'd5: HEX0=7'b0010010;                            //5

                                          4'd6: HEX0=7'b0000010;                            //6

                                          4'd7: HEX0=7'b1111000;                            //7

                                          4'd8: HEX0=7'b0000000;                            //8

                                          4'd9: HEX0=7'b0010000;                            //9

                                          default: HEX0=7'b1111111;              //不符合条件的显示零

                            endcase

              end

显示部分如下图：

判断主体如下图：

部分引脚图展现

最终实验现象：

• 实验总结
  

• Verilog HDL源代码附录
  

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