摘 要:提出了一种提取位同步时钟的改进方法， 通过在数字锁相环的鉴相器和控制器之间添加数字滤波器， 减少了同步锁定后的抖动现象和随机噪声引起的相位抖动现象 使用 FPGA 芯片 采用 VHDL 硬件描述语言完成了系统设计， 并在 Quartus II 上进行仿真验证， 结果表明， 改进的系统可实现位同步时钟的准确提取， 减少了相位抖动，提高了系统运行效率和抗干扰能力， 保障了数字通信系统的同步性能
数字滤波器模块将接收的超前和滞后控制信号分别送入各自的 N 计数器， 同时将二者的和送入 M计数器， 设计时使 N 和 M 满足 N M 2N 的关系三个计数器中任一计数器计满时， 都会输出进位脉冲至三个计数器的异步清零端， 将三个计数器同时清零， 重新开始计数 如果位同步时钟相位确实超前， 微分鉴相器的持续输出就会使计超前控制脉冲的 N 计数器先计满， 这时， 触发器 inst5 输出高电平开启与门 inst7， 超前控制脉冲经过这个与门输出至锁相环控制器模块， 若滤波器仍持续收到超前控制脉冲， 由于 inst7 门处于开启状态， 这些超前控制脉冲( DF_Deduct) 就能够持续输出 若位同步时钟相位确实滞后于输入信号， 则微分鉴相器的持输出
就会使计滞后控制脉冲的计数器先计满， 这时， 触发器inst6 输出高电平开启与门inst8， 滞后控制脉冲由此输出至锁相环控制器模块， 若滤波器仍持续收到滞后控制脉冲， 由于 inst8 门处于开启状态， 这些滞后控制脉冲( DF_Add) 就能够持续输出当锁相环处于同步( 锁定) 工作状态时， 输入信号和位同步时钟相位误差很小， 只是在超前和滞后两种状态来回摆动( 见图 8) 另外， 当输入信号由于噪声影响导致与位同步时钟产生相位误差时， 由于随机误差引起的超前滞后状态基本等概率出现，也会引起环路在超前滞后两种状态来回摆动， 导致信号相位抖动 由于两个 N 计数器中的任何一个都还没有计满时， M 计数器就已经计满了， 会将三个计数器又清零， 所以数字滤波器模块不输出任何超前和滞后控制脉冲， 后级控制器也就不会对本地时钟的相位做任何调整 于是就解除了动态稳定状态对位同步时钟相位的调整， 避免了抖动现象( 见图9)
3 系统仿真结果及分析
改进的位时钟提取系统采用 VHDL 语言完成后， 使用Quartus II 进行仿真 设置数字滤波器模块中 N = 6， M = 8 40 kHz 的方波信号作为系统输入信号 图8 为系统中没有添加数字滤波器模块的仿真结果， 图9 为设计中添加了数字滤波器模块的仿真结果 通过对比， 可以看出使用数字滤波器消除了相位锁定后的超前 滞后控制脉冲交替出现的摆动现象
图8 中， 系统在仿真图后半部分( 约420 s 处)达到动态平衡状态 因为输入信号对应的边沿检测脉冲有固定的宽度， 当与位同步时钟信号 Syn_Clock相比较的时刻， Syn_Clock 的跳变沿位于边沿检测脉冲中间， 所以超前脉冲 滞后脉冲循环交替出现， 在超前脉冲来临时扣除一个脉冲， 在滞后脉冲来临时添加一个脉冲， 整个系统就处于一种动态的平衡状态， 即达到相位锁定状态， 也就是本设计所需要的同步状态但是， 可以看到当锁相环处于同步( 锁定) 工作状态时， 输入信号和位同步时钟相位误差很小， 只是在超前滞后两种状态来回摆动 另外， 当输入信号受噪声影响导致与位同步时钟产生相位误差时， 由于随机误差引起的超前滞后状态基本等概率出现，也会引起环路在超前 滞后两种状态来回摆动， 上述两种情况使得系统性能下降［12］
4 结论
应用数字锁相环技术， 在提取位同步时钟的设计中， 对鉴相器的相位差信息做了改进处理， 送入控制器对输出时钟进行相位调整， 从而在实现同步脉冲准确提取的同时， 减小了抖动现象， 增加了系统抗干扰能力， 提高了运行效率 另外， 本设计还增加了反相控制信号， 保障锁相环能够甩掉假同步状态， 处于正常工作状态 由于 FPGA 的使用， 提高了测试的灵活性， 便于系统的维护和升级 结果表明， 该位同步提取电路达到了预期改进目的， 可应用于实际数字通信系统中
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数字通信系统中位同步时钟提取的改进设计_段惠敏.pdf
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