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FPGA控制DDR2 Verilog HDL程序代码

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楼主
ID:391745 发表于 2018-8-30 20:04 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式
FPGA控制DDR2程序代码   读写数据


源程序如下:
  1. //---------------------------------------------------------------------------
  2. //--        文件名                :        Project_Ddr2.v
  3. //--        作者                :        ZIRCON
  4. //--        描述                :        DDR2读写测试模块
  5. //--        修订历史        :        2017-01-01
  6. //---------------------------------------------------------------------------
  7. `include "Ddr2_Param.v"

  9. module Project_Ddr2
  10. (
  11.         /* 时钟和复位信号 */
  12.         CLK_50M,RST_N,
  13.         /* DDR2接口 */
  14.         DDR2_ODT,DDR2_CS_N,DDR2_RAS_N,DDR2_CKE,DDR2_ADDR,DDR2_CLK,
  15.         DDR2_BA,DDR2_CAS_N,DDR2_WE_N,DDR2_CLK_N,
  16.         DDR2_DM,DDR2_DQ,DDR2_DQS
  17. );

  19. //---------------------------------------------------------------------------
  20. //--        外部端口声明
  21. //---------------------------------------------------------------------------
  22. input                                                                                        CLK_50M;                                //时钟信号
  23. input                                                                                        RST_N;                                //复位信号
  24. output                                                                                  DDR2_ODT;                        //DDR2片上终结信号
  25. output                                                                                  DDR2_CS_N;                        //DDR2片选信号
  26. output                                                                                  DDR2_CKE;                        //DDR2时钟使能信号
  27. output        [        `MEM_ADDRWIDTH-1:0]                DDR2_ADDR;                        //DDR2地址总线
  28. output        [          `MEM_BAWIDTH-1:0]                DDR2_BA;                                //DDR2BANK信号
  29. output                                                                                DDR2_RAS_N;                        //DDR2行地址选择信号
  30. output                                                                                DDR2_CAS_N;                        //DDR2列地址选择信号
  31. output                                                                                DDR2_WE_N;                        //DDR2写使能信号
  32. output        [          `MEM_DMWIDTH-1:0]                DDR2_DM;                                //DDR2数据掩膜信号
  33. inout                                                                                         DDR2_CLK;                        //DDR2时钟信号
  34. inout                                                                                          DDR2_CLK_N;                        //DDR2时钟反相信号
  35. inout                [          `MEM_DQWIDTH-1:0]                DDR2_DQ;                                //DDR2数据总线
  36. inout                [         `MEM_DQSWIDTH-1:0]                DDR2_DQS;                        //DDR2数据源同步信号

  38. //---------------------------------------------------------------------------
  39. //--        内部端口声明
  40. //---------------------------------------------------------------------------
  41. wire                                                                                        CLK_100M;                        //时钟信号
  42. wire                                                                                        RST_B;                                //复位信号
  43. wire                                                                                        CLK_25M;                                //25MHz写时钟
  44. wire                                                                                        CLK_30M;                                //30MHz读时钟
  45. wire                                                                                        user_init_done;        //初始化完成信号
  46. wire                                                                                        user_phyclk;                //DDR2 IP核输出时钟,166.7MHz
  47. wire                                                                                        user_phyrst_n;                //DDR2 IP核同步后的复位信号
  48. wire                                                                                        user_wren;                        //写使能信号
  49. wire                                                                                        user_wrreq;                        //写FIFO请求信号
  50. wire                                                        [12:0]                user_wrdata;                //写数据总线
  51. wire                                                                                        user_wrfull;                //写FIFO满标志
  52. wire                                                                                        user_wrdone;                //写完成标志,只有一拍
  53. wire                                                                                        user_rden;                        //读使能信号
  54. wire                                                                                        user_rdreq;                        //读FIFO请求信号
  55. wire                                                        [15:0]                user_rddata;                //读数据总线
  56. wire                                                                                        user_rdempty;                //读FIFO空信号
  57. wire                                                                                        user_rddone;                //读完成标志,只有一拍

  59. //---------------------------------------------------------------------------
  60. //--        逻辑功能实现
  61. //---------------------------------------------------------------------------
  62. /* PLL IP核控制模块 */
  63. Pll_Control                                                Pll_Control_Init
  64. (
  65.         .CLK_50M                                         (CLK_50M                                        ),                //时钟输入端口
  66.         .RST_N                                                (RST_N                                        ),                //复位输入端口
  67.         .CLK_100M                                     (CLK_100M                                ),                //100M时钟输出
  68.         .CLK_25M                                                (CLK_25M                                        ),                //25M时钟输出
  69.         .CLK_30M                                                (CLK_30M                                        ),                //30M时钟输出
  70.         .RST_B                                                (RST_B                                        )                //复位输出端口
  71. );

  73. /* 封装了Ddr2 Ip核和Fifo Ip核的DDR2控制器模块 */
  74. Fifo_Ddr2_Fifo fifo_ddr2_fifo_inst
  75. (
  76.         /* 时钟和复位信号 */
  77.         .CLK_DDR2                                        (CLK_100M                                ),                //时钟信号
  78.         .RST_N                                                (RST_B                                        ),                //复位信号
  79.         /* DDR2存储器接口 */
  80.         .mem_odt                                                (DDR2_ODT                                ),                //DDR2片上终结信号
  81.         .mem_cs_n                                        (DDR2_CS_N                                ),                //DDR2片选信号
  82.         .mem_cke                                                (DDR2_CKE                                ),                //DDR2时钟使能信号
  83.         .mem_addr                                        (DDR2_ADDR                                ),                //DDR2地址总线
  84.         .mem_ba                                                (DDR2_BA                                        ),                //DDR2BANK信号
  85.         .mem_ras_n                                        (DDR2_RAS_N                                ),                //DDR2行地址选择信号
  86.         .mem_cas_n                                        (DDR2_CAS_N                                ),                //DDR2列地址选择信号
  87.         .mem_we_n                                        (DDR2_WE_N                                ),                //DDR2写使能信号
  88.         .mem_dm                                                (DDR2_DM                                        ),                //DDR2数据掩膜信号
  89.         .mem_clk                                                (DDR2_CLK                                ),                //DDR2时钟信号
  90.         .mem_clk_n                                        (DDR2_CLK_N                                ),                //DDR2时钟反相信号
  91.         .mem_dq                                                (DDR2_DQ                                        ),                //DDR2数据总线
  92.         .mem_dqs                                                (DDR2_DQS                                ),                //DDR2数据源同步信号
  93.         /* DDR2用户接口 */
  94.         .user_init_done                        (user_init_done                ),                //初始化完成信号
  95.         .user_phyclk                                (user_phyclk                        ),                //DDR2 IP核输出时钟,166.7MHz
  96.         .user_phyrst_n                                (user_phyrst_n                        ),                //DDR2 IP核同步后的复位信号
  97.         .user_wrclk                                        (CLK_25M                                        ),                //写数据进FIFO工作时钟
  98.         .user_rdclk                                        (CLK_30M                                        ),                //从FIFO读数据工作时钟
  99.         .user_wrdone                                (user_wrdone                        ),                //写完成标志,只有一拍
  100.         .user_rddone                                (user_rddone                        ),    //读完成标志,只有一拍
  101.         .user_wren                                        (user_wren                                ),                //写使能信号
  102.         .user_rden                                        (user_rden                                ),                //读使能信号
  103.         .user_wrfreq                                (user_wrreq                                ),                //写FIFO请求信号
  104.         .user_wrffull                                (user_wrfull                        ),    //写FIFO满标志
  105.         .user_wrfusedw                                (),                                                                //写FIFO中的数据个数
  106.         .user_rdfreq                                (user_rdreq                                ),                //读FIFO请求信号
  107.         .user_rdfempty                                (user_rdempty                        ),                //读FIFO空信号
  108.         .user_rdfusedw                                (),                        //读FIFO中的数据个数
  109.         .user_wrdata                                (user_wrdata                        ),                //写数据总线
  110.         .user_rddata                                (user_rddata                        ),                //读数据总线
  111.         .user_wrlen                                        (10'd256                                        ),                //写突发长度
  112.         .user_rdlen                                        (10'd256                                        ),                //读突发长度
  113.         .user_wrheadaddr                        (25'h0                                        ),                //写操作首地址
  114.         .user_wrendaddr                        (25'd25                                        ),                //写操作尾地址
  115.         .user_rdheadaddr                        (25'h0                                        ),                //读操作首地址
  116.         .user_rdendaddr                        (25'd25                                        ),                //读操作尾地址
  117.         .user_pingpongen                        (25'd0                                        )                //乒乓操作使能信号
  118. );

  120. Ddr2_Control                                        Ddr2_Control_Init
  121. (
  122.         .CLK_25M                                                (CLK_25M                                        ),                //时钟端口
  123.         .CLK_30M                                                (CLK_30M                                        ),                //时钟端口
  124.         .RST_B                                                (RST_B                                        ),                //复位端口
  125.         .user_phyclk                                (user_phyclk                        ),                //DDR2 IP核输出时钟,166.7MHz
  126.         .user_phyrst_n                                (user_phyrst_n                        ),                //DDR2 IP核同步后的复位信号
  127.         .user_wren                                        (user_wren                                ),                //写使能信号
  128.         .user_wrreq                                        (user_wrreq                                ),                //写FIFO请求信号
  129.         .user_wrdata                                (user_wrdata                        ),                //写数据总线
  130.         .user_wrfull                                (user_wrfull                        ),                //写FIFO满标志
  131.         .user_wrdone                                (user_wrdone                        ),                //写完成标志,只有一拍
  132.         .user_rden                                        (user_rden                                ),                //读使能信号               
  133.         .user_rdreq                                        (user_rdreq                                ),                //读FIFO请求信号
  134.         .user_rddata                                (user_rddata                        ),                //读数据总线
  135.         .user_rdempty                                (user_rdempty                        ),                //读FIFO空标志
  136.         .user_rddone                                (user_rddone                        ),                //读完成标志
  137.         .rddata_cnt                                        (rddata_cnt                                )                //读数据计数
  138. );

  140. endmodule
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沙发
ID:223257 发表于 2018-9-12 16:32 | 只看该作者
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板凳
ID:92829 发表于 2018-9-21 06:02 | 只看该作者
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地板
ID:499649 发表于 2019-3-28 10:01 | 只看该作者
谢谢！！！！
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5#
ID:670755 发表于 2019-12-22 22:12 | 只看该作者
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