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精通VerilogHDL语言编程光盘资料
（1）源代码：本书光盘提供了第15章到第23章的实例完整的Verilog HDL程序代码。为了方便查阅，每章实例都归档在该章相应的文件夹下。所有的实例文件名为：“*.v”，可以用任何文本编辑器打开并进行编辑（例如：Xilinx的ISE集成环境、Altera的Quartus Ⅱ软件，甚至可以用Windows记事本编辑）。
（2）图集：随书光盘中还有本书完整的图片集，可以用很多图片处理软件打开浏览。例如：Windows图片和传真查看器、Windows画图工具等。
（3）原理图：光盘中还附带了一个Altera FPGA参考设计原理图，用Protel 99SE打开。
文中实例都不依赖具体的器件，可以在任何厂家任何系列的FPGA/CPLD下综合使用（如Xilinx、Altera等，只要资源充足），还可以利用Synoposy公司的工艺库影射到ASIC，完全可以当作软IPCore使用，所以不需要实际的硬件。
这里顺便提供一个DVB-C信道编/解码器的原理图（如果用来做试验板的话可能不太划算），使用的是Altera公司的Cyclone系列的FPGA（EP1C6）。
第15章 常用加法器设计
第16章 常用乘法器设计
第17章 伽罗华域GF（q）乘法器设计
第18章 除法器设计
第19章 积分梳状滤波器(CIC)设计
第20章 CORDIC数字计算机的设计
第21章 伪随机序列应用设计
第22章 异步FIFO设计
第23章 RS(204,188)译码器的设计
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