基于FPGA的出租车计费器的设计Verilog源码+报告

出租车计费器的设计

EDA(Electronic Design Automation)即电子设计自动化，是电子设计技术的核心，它的系统级高层次电子设计方法，对整个系统进行方案设计和功能划分，无须通过门级原理图描述电路，而是针对设计目标进行功能描述，。

FPGA 是现场可编程门阵列的简称。它结合了微电子技术、电路技术和EDA技术，使设计者可以集中精力进行所需逻辑功能的设计，缩短设计周期，提高设计质量。FPGA的开发系统包括软件和硬件两个部分，开发系统软件指专用的编程语言和相应的汇编程序或编译程序。开发系统硬件部分包括计算机和编程器。编程器是对FPGA进行写入和擦除的专用装置,能够供写入或擦除操作所需要的电源电压和控制信号，并通过串行接口从计算机接收编程数据,最终写进FPGA之中。

基于FPGA的计费器系统利用Verilog HDL语言，采用模块化程序设计，自顶向下、由粗到细、逐步求精的方法，将基于FPGA的计费器系统的整体逐步分解各个模块。它不需要专门的硬件，只通过软件编程即可实现计费器系统的逻辑功能、电路结构和连接形式。Verilog HDL语言类似C语言，可读性强、更易理解，这种语言几乎覆盖了以往各种硬件描述语言的功能，在编程的过程中一般采用自顶向下的电路设计过程。

本设计利用Verilog HDL语言，在QuartusⅡ13.0软件中将出租车计费器基本结构分成6个模块对其进行程序汇编。将各块程序生成的.v文件组合在一起，生成数字钟源代码的.bdf 图形文件，最后下载到CycloneⅡ系列芯片EP20C8Q208C8N中，验证试验结果。

设计并制作一台出租车计费器。

① 用EDA实训仪的I/O设备和PLD芯片实现出租车计费器的设计。

② 出租车起步开始计程和计费，计程系统按实际公里数计程，计费系统首先显示起步价（如7.0），车行驶2km以内，只收起步价7元。

③ 出租车行驶超过2km后，按每公里1.6元在7.0元的基础上增加。

④ 出租车行驶超过10km后（或超过20元路费），每公里加收50％的车费，即车费变为每公里2.4元。

⑤ 出租车达到目的地后，（用一个按钮）计程和计费数据清零，为下一次计费开始。

该出租车计费器的基本原理方框图如图1所示，由时钟模块、控制模块、计程模块、音乐模块、LCD显示模块、计费模块6部分组成。该计费系统通过分频模块将20MHz的时钟信号通过分频器变成1Hz的时钟信号和50Hz的显示输出信号。该出租车计费的标准是起步价是6元，2公里之内费用不变，当超过2公里时，每行驶1公里，费用加收50％元；由peo信号来控制有人或者没人，高电平有人，低电平显示空车，出租车计费显示模块显示相应的费用和行驶的里程。当res为低电平时，计费系统复位。该计费系统的显示费用是0~999.9元

图1                            总体框图

整个系统由6个模块组成：

时钟模块，提供实时时间，并可以通过按键调节分钟和小时并由其qs、qm、qh分别输出秒、分、时，clk20m输入20Mhz，clrn清零，fj和hj为调分和调时。用于区分白天与夜间计费，白天时间6：00~00：00、夜间时间00：00~6：00，由两个60进制计数器和一个24进制计数器组成，生成一个元件符号。

图2-1                            时钟模块元件符号图

60进制计数器程序：

图2-2                            时钟仿真图

控制模块是用于控制车速的模块clk输入20Mhz，res清零作用，key_up是加速、key_down是减速，对应速度有0km/h、20km/h、40km/h——260km/h、280km/h、300km/h共15个速度调节来产生不同的频率由clk_speed输出，20km/h即11.1m每秒，所以20km/h要产生一秒为11100个上升沿，20Mhz/（2*11100），而gear输出不同的档位，通过对20MHz分频来产生不同的频率对应不同的速度，1秒内10000个上升沿表示1秒行驶了1m，改变频率即改变了1秒内上升沿的个数，就改变了速度。

图2-3                            按键控制模块元件符号图

控制模块程序：

图2-4                            控制模块仿真图

计程模块由五个100进制的计数器组成，clk输入控制模块分频出来的频率，然后在计程模块进行计数，只显示qshiwan到qshiyi的计程其中qshiwan[7:4]是百米计程，这样能使计费精确到分以下，所以计程用1000个上升沿记为1米，

图2-5                            计程模块元件符号图

计程模块程序：

图2-6                            计程模块仿真图

音乐模块的clk是时钟输入，people是有人和没人的状态标志，beep外接蜂鸣器，并设定了两个音乐《送别》和《起风了》，作为乘客上车下车时播放的音乐，播放音乐的原理是通过改变频率来改变音高，改变延时时间来确定一小节拍的时间是240ms，通过分频产生。

//音高与频率的对应关系

//| | 1 | 2 | 3 | 4 | 5 | 6 | 7 |

//|低音 |261.6Hz |293.7Hz |329.6Hz |349.2Hz | 392Hz | 440Hz |493.9Hz |

//|中音 |523.3Hz |587.3Hz |659.3Hz |698.5Hz | 784Hz | 880Hz |987.8Hz |

//|高音 |1045.5Hz|1174.7Hz|1318.5Hz|1396.9Hz| 1568Hz | 1760Hz |1975.5Hz|

//乐谱参数:D=F/2K (D:参数,F:时钟频率,K:音高频率)

图2-7                            音乐模块元件符号图

音乐模块程序：

显示模块是使用LCD1602液晶屏，其中clk是时钟，people是有人和没人的状态为rstn是清零，in_data是档位输入，q0到q4是公里数输入，qs、qm、qh是时钟输入，cost_lcd_in是费用输入，显示界面可以显示时间、行驶路程、速度、费用，由于程序数据转换太多，这里只给出一部分程序，后面的程序在附录。

LCD1602主要技术参数：显示容量:16×2个字符、芯片工作电压:4.5—5.5V、工作电流:2.0mA(5.0V)、模块最佳工作电压:5.0V、字符尺寸:2.95×4.35(W×H)mm。

图2-8                            LCD1602模型图

表1                            引脚接口说明表

表2                            控制指令表

1602液晶模块的读写操作，屏幕和光标的操作都是通过指令编程来实现的。（说明1为高电平，0为低电平）

指令1：清显示，指令码01H，光标复位到地址00H位置

指令2：光标复位，光标返回到地址00H

指令3：光标和显示位置设置I/D，光标移动方向，高电平右移，低电平左移，S：屏幕上所有文字是否左移或右移，高电平表示有效，低电平表示无效。

指令4：显示开关控制。D：控制整体的显示开与关，高电平表示开显示，低电平表示关显示。C:控制光标的开与关，高电平表示有光标，低电平表示无光标 B：控制光标是否闪烁，高电平闪烁，低电平不闪烁。

指令5：光标或显示移位 S/C ：高电平时显示移动的文字，低电平时移动光标

指令6：功能设置命令 DL：高电平时为4位总线，低电平时为8位总线 N：低电平时为单行显示，高电平时为双行显示，F：低电平时显示5X7的点阵字符，高电平时显示5X10的显示字符。

指令7：字符发生器RAM地址设置。

指令8：DDRAM地址设置。

指令9：读忙信号和光标地址 BF：忙标志位，高电平表示忙，此时模块不能接收命令或数据，如果为低电平表示不忙。

图2-9                            LCD显示模块元件符号图

LCD显示模块程序：

计费模块其中clk是20MHz输入，clrn清零，people是有人没人的状态位，q0到q4为里程输入，qh为小时输入，用于判断白天计程和夜间计费，其中又分0~2km不计程，2~10km加20%费用，且白天和夜间的四个计费阶段都有相对应的指示灯闪烁（L12到L15），白天：7元2km内7元，2km-10km每公里收费1.6元，10km以上每公里收费2.4元；夜间：起步价8元2km内8元，2km-10km每公里收费2元，10km以上每公里收费3元。cost_q输出费用。10km以上加收费用，1000个上升沿即为1米，则1km——1.6元，1000000个上升沿对应160分，1分即6250个上升沿，由于程序数据转换太多，这里只给出一部分程序，后面的程序在附录。

图2-10                            计费模块元件符号图

              计费模块程序：

图2-11                                          计费模块仿真图

① EDA实验仪一台。

② 计算机一台（装有Quartus Ⅱ软件）

把程序下载进实验箱，按键控制有人和没人的状态，蜂鸣器能正常播放音乐，然后运行计费器，通过计算的出的费用和路程相符合，白天和夜间的起步价、2km到10km计费标准和10km以上的计费标准都正确，且能显示正确的速度，时间，路程，四个收费阶段都有相对应的指示灯闪烁提示，速度的各档速也有相对应的灯点亮。

图3-1                            引脚锁定

图3-2                            白天计费测试图

图3-3                            夜间计费测试图

达到了所要完成的基本功能，并在此功能上扩展出来，一些额外功能，在显示方面使用了LCD1602的液晶显示屏显示时间、速度、里程和费用，并有一个一天的计时器，且能够分为白天和夜间计费，并在人上车下车的时候能够用蜂鸣器播放音乐。

波形发生器设计，能够产生锯齿波、三角波、方波和正弦波，采用LPM_ROM，储存四个波形的数字，然后直接输出波形的数据即可，并在此基础上采用两个按键控制四个频率的转换。

锯齿波ROM数据，从0自加到255。

三角波ROM数据：从0到127自加，每次加2，从128到255自减每次减2。

正弦波ROM数据：用正弦波发生函数。

正弦波数据C语言程序：

#include <stdio.h>

#include "math.h"

main()

{

   int i,k;

   for(i=0;i<256;i++)

   {

    k=128+128*sin(360.0*i/256.0*3.1415926/180);

              printf("%d              :              %d\n",i,k);

   }

   return 0;

}

方波ROM数据：从0到127自加，为255，从128到255为0。

计数模块：

图4-1                            计数器元件符号图

  LPM_ROM模块：

图4-2                            数据存储模块元件符号图

选择波形部分：

图4-3                            选择波形元件符号图

选择波形的程序：

  module data_selector4_1  (A,B,C,D,s0,s1,z);

                              input  s0;

                              input s1;

                              input   [7:0]   A;

                              input   [7:0]   B;

                              input   [7:0]   C;

                              input   [7:0]   D;

                              output  reg [7:0] z;

                              always@( s0 or s1 or A or B or C or D)

                                          begin

                                             case ( {s1,s0} )

                                                        'b00   :  z=A;

                                                        'b01   :  z=B;

                                                        'b10   :  z=C;

                                                        'b11   :  z=D;

            default :  z='bz;

                                                        endcase

                                          end

  endmodule

分频选择部分：

图4-4                            选择频率元件符号图

分频选择程序：

                  module clk_ch  (key1,key2,clk,clk_c);

                              input  clk;

                              input   key1;

                              input  key2;

       output reg clk_c;

                              reg [7:0]h;            

                              reg  [7:0]y;

                              always@(  posedge clk  )

                                          begin

                                                                                    case ({key2,key1})

                                                                                    'b00:y=0;

                                                                                    'b01:y=2;

                                                                                    'b10:y=4;

                                                                                    'b11:y=6;

                                                                                    endcase

                                                                                    if(h == y)

                                                                                    begin  h<=0;clk_c<=~clk_c; end

                                                                                    else  begin h<=h+1;clk_c<=clk_c;end

                                          end                            endmodule

图4-5                            波形发生器原理图

图4-6                            Simulation的波形仿真图

方波

三角波

    正弦波

    锯齿波

图4-7                            各波形图的嵌入式逻辑分析仪结果

图4-8                            频率转换结果图

在做本次课程设计的过程中，我感触最深的当属查阅大量的设计资料了。为了让自己的设计更加完善，查阅这方面的设计资料是十分必要的，同时也是必不可少的。另外，这次课程设计让我感到了团队合作的重要性。在团队中，我们互帮互助，对整个课程设计来说，这是至关重要的，缺少每一个人都会对我们的设计产生影响。还有要感谢指导老师在我们遇到困难时，给予我们的建议与鼓励。一周的课程设计结束了，但是从中学到的知识会让我受益终身。发现、提出、分析、解决问题和实践能力的提高都会受益于我在以后的学习、工作和生活中。 为期一个星期的课程实训，在覃老师的亲切指导和同学的帮助下，此次设计才得以完成，在此向所有给予我此次课程设计指导和帮助的老师和同学表示最诚挚的感谢！

[1] 江国强，覃琴．EDA技术与应用（第5版）：电子工业出版社，2017

[2]赵倩，叶波，林丽萍，周多，王晓华.Verilog数字系统设计与FPGA应用[M].北京：清华大学出版社，2012

[3]吴迪，杨梅，严飞．EDA与数字系统实验教程[M]．大连：大连海事大学出版社，2011

总体原理图

总仿真图