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用VHDL设计4位全加器源程序

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先由一个半加器构成一个全加器,再由4个1位全加器组成4位加法器,加法器间的进位可以串行方式实现,即将低位加法器的进位输出cout与相临的高位加法器的最低进位输入信号cin相接。而1位全加器可以按照图2-1和2-2的方法来完成。

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51hei.png

adder4.zip

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