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基于FPGA的PLL动态输出设计

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ID:522457 发表于 2021-9-23 11:59 | 显示全部楼层 |阅读模式
如图所示,为整个控制系统的结构框图。主要使用到了ALT_PLL_RECONGIG IP、ALTPLL IP、rom ip。主要工作原理是通过外部信号选择不同的rom文件(也就是PLL的配置文件),将其传输给alt_pll_recongig,进行配置。
ROM开头的为rom ip,rom_sw为rom 输出信号的选择器。
pll_sw为alt_pll_recongig ip,vga_pll为altpll ip。
其余零散的逻辑门电路等,为case语句构成的状态机,主要是用于控制write_from_rom信号和reconfig信号。具体过程是将write_from_rom信号拉高后拉低,然后检测busy是否为0,busy为0后将reconfig拉高后拉低,完成后alt_pll_recongig ip为根据所选的rom ip 中的内容配置pll的输出,从而完成PLL的动态配置过程。(相关代码见下一贴)
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ID:522457 发表于 2021-9-24 16:40 | 显示全部楼层
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ID:997210 发表于 2021-12-26 22:31 | 显示全部楼层
看不到代码呢
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