赛灵思ZC706开发板学习笔记
一、前言
2022年1月，情况相对得到改善，出差泰州途中接了北京的一个项目，项目内容为采用XILINX的开发板ZC706进行数据采集和传输，当时得到的信息是采用FPGA的进行底层编写驱动PCIE，这是我比较擅长的。主观认为只要按照PCIE的时序来做就可以。由于之前上学时有用VHDL语言对XILINX的3E开发板驱动了VGA显示器、键盘、鼠标等经验。主观认为PCIE再难也不过时许控制对了就行了吧，所以也没做过多调研，直接签了合同。拿到开发板的时候，才发现跟自己想象的不一样。难度不是一个等级的存在。在学校的时候，赛灵思还没有被AMD收购，现在工作了，赛灵思已经换了主人，主推的开发环境也是由ISE变成VIVADO了。
二、搭建开发环境
1、下载vivado。
1) 官网下载（略）
2) https://pan.baidu.com/s/1xUeoSX9o1Ybrz4z7GJbRBw?pwd=1234
2、安装
1) 打开
2) 双击
3) 一路NEXT点下来，直到这里如图选择。
4) 勾选SDK
5) 安装目录必须英文，电脑性能网速不同，时间30分钟到1小时不等，耐心等待。
6) 软件注册：一般安装完会自动弹出，如果没有，在开始菜单中找到Manage Xilinx license。 选到你的license文件并确认
三、第一个ZC706的程序
1、打开vivado2021.2
2、创建工程，然后点NEXT
3、建立工程名称，就先控制一个LED吧，点击NEXT
4、选择RTL project
5、选择平台，按照步骤1、2、3，点击NEXT
6、点击 finish，完成工程创建
7、创建vhdl源文件，在flow navigator下点击add sources,然后选择Add or creat design sources,点击next
8、创建文件，1、create file--2、选择VHDL（擅长）--3、文件名称led1----4点击OK---finish
9、点击OK，点击YES
10、点击led1,出现程序编辑窗口，把下面的程序输入进去
entity led1 is
Port (clk:in std_logic;
led:out std_logic );
end led1;
architecture Behavioral of led1 is
begin
process(clk)
begin
led<='1';--点亮一个灯
end process;
end Behavioral;
11、然后点击 run implementation.经过漫长的等待....
12、配置引脚，查看原理图
这个引脚是Y21,所以使用Y21引脚。
点击Implementation下的schematic,然后点击2 i/o ports,然后配置引脚，clk先不用管，配置成按键就行。把LED配置为Y21
13、点击保存，生产xdc文件，输入FILE name,点击OK
14、 右击Generate Bitstream,然后按照1-5的步骤进行。
15、 点击Generate Bitstream。等待.....
生成bit流成功，点击OK,可以联机调试了。
16、 连接开发板，连上usbjtag,sw4设置为01，SW11设置为00000.按照1、2的顺序，然后连上之后出现3.之后点击4就可以下载程序了。
四、看懂ZC706开发板原理图
1、原理图链接https://pan.baidu.com/s/1Sci1YA7cfTfoCaBf1FXFiQ?pwd=1234
2、原理图的可利用IO数量
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