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msp430.h头文件下载

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楼主
ID:76127 发表于 2015-4-18 01:25 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
msp430.h单片机头文件代码最后的复制代码保存到电脑的方式实现下载：
  1. /******************************************************************************/

  3. /* Legacy Header File                                                         */

  5. /* Not recommended for use in new projects.                                   */

  7. /* Please use the msp430.h file or the device specific header file            */

  9. /******************************************************************************/



  13. /********************************************************************

  15. *

  17. * Standard register and bit definitions for the Texas Instruments

  19. * MSP430 microcontroller.

  21. *

  23. * This file supports assembler and C development for

  25. * MSP430x22x4 devices.

  27. *

  29. * Texas Instruments, Version 1.5

  31. *

  33. * Rev. 1.0, Setup

  35. * Rev. 1.1, Updated names for USCI

  37. * Rev. 1.2, Added missing definitions in OA and ADC10

  39. * Rev. 1.3  Removed bit definitions for ADC10AEx as this are in conflict with ADC10AEx Register

  41. *           Removed not existing SWCTL register definition

  43. * Rev. 1.4, added definitions for Interrupt Vectors xxIV

  45. * Rev. 1.5, Fixed typo in ADC10: SREF3 -> SREF2

  47. *

  49. ********************************************************************/



  53. #ifndef __msp430x22x4

  55. #define __msp430x22x4



  59. #define __MSP430_HEADER_VERSION__ 1065      /* Beta-Build-Tag: #0023 */



  63. #ifdef  __IAR_SYSTEMS_ICC__

  65. #ifndef _SYSTEM_BUILD

  67. #pragma system_include

  69. #endif

  71. #endif



  75. #if (((__TID__ >> 8) & 0x7F) != 0x2b)     /* 0x2b = 43 dec */

  77. #error msp430x22x4.h file for use with ICC430/A430 only

  79. #endif





  85. #ifdef __IAR_SYSTEMS_ICC__

  87. #include "in430.h"

  89. #pragma language=extended



  93. #define DEFC(name, address) __no_init volatile unsigned char name @ address;

  95. #define DEFW(name, address) __no_init volatile unsigned short name @ address;

  97. #define DEFXC  volatile unsigned char

  99. #define DEFXW  volatile unsigned short



  103. #endif  /* __IAR_SYSTEMS_ICC__  */





  109. #ifdef __IAR_SYSTEMS_ASM__

  111. #define DEFC(name, address) sfrb name = address;

  113. #define DEFW(name, address) sfrw name = address;



  117. #endif /* __IAR_SYSTEMS_ASM__*/



  121. #ifdef __cplusplus

  123. #define READ_ONLY

  125. #else

  127. #define READ_ONLY const

  129. #endif



  133. /************************************************************

  135. * STANDARD BITS

  137. ************************************************************/



  141. #define BIT0                (0x0001u)

  143. #define BIT1                (0x0002u)

  145. #define BIT2                (0x0004u)

  147. #define BIT3                (0x0008u)

  149. #define BIT4                (0x0010u)

  151. #define BIT5                (0x0020u)

  153. #define BIT6                (0x0040u)

  155. #define BIT7                (0x0080u)

  157. #define BIT8                (0x0100u)

  159. #define BIT9                (0x0200u)

  161. #define BITA                (0x0400u)

  163. #define BITB                (0x0800u)

  165. #define BITC                (0x1000u)

  167. #define BITD                (0x2000u)

  169. #define BITE                (0x4000u)

  171. #define BITF                (0x8000u)



  175. /************************************************************

  177. * STATUS REGISTER BITS

  179. ************************************************************/



  183. #define C                   (0x0001u)

  185. #define Z                   (0x0002u)

  187. #define N                   (0x0004u)

  189. #define V                   (0x0100u)

  191. #define GIE                 (0x0008u)

  193. #define CPUOFF              (0x0010u)

  195. #define OSCOFF              (0x0020u)

  197. #define SCG0                (0x0040u)

  199. #define SCG1                (0x0080u)



  203. /* Low Power Modes coded with Bits 4-7 in SR */



  207. #ifndef __IAR_SYSTEMS_ICC__ /* Begin #defines for assembler */

  209. #define LPM0                (CPUOFF)

  211. #define LPM1                (SCG0+CPUOFF)

  213. #define LPM2                (SCG1+CPUOFF)

  215. #define LPM3                (SCG1+SCG0+CPUOFF)

  217. #define LPM4                (SCG1+SCG0+OSCOFF+CPUOFF)

  219. /* End #defines for assembler */



  223. #else /* Begin #defines for C */

  225. #define LPM0_bits           (CPUOFF)

  227. #define LPM1_bits           (SCG0+CPUOFF)

  229. #define LPM2_bits           (SCG1+CPUOFF)

  231. #define LPM3_bits           (SCG1+SCG0+CPUOFF)

  233. #define LPM4_bits           (SCG1+SCG0+OSCOFF+CPUOFF)



  237. #include "in430.h"



  241. #define LPM0      _BIS_SR(LPM0_bits)     /* Enter Low Power Mode 0 */

  243. #define LPM0_EXIT _BIC_SR_IRQ(LPM0_bits) /* Exit Low Power Mode 0 */

  245. #define LPM1      _BIS_SR(LPM1_bits)     /* Enter Low Power Mode 1 */

  247. #define LPM1_EXIT _BIC_SR_IRQ(LPM1_bits) /* Exit Low Power Mode 1 */

  249. #define LPM2      _BIS_SR(LPM2_bits)     /* Enter Low Power Mode 2 */

  251. #define LPM2_EXIT _BIC_SR_IRQ(LPM2_bits) /* Exit Low Power Mode 2 */

  253. #define LPM3      _BIS_SR(LPM3_bits)     /* Enter Low Power Mode 3 */

  255. #define LPM3_EXIT _BIC_SR_IRQ(LPM3_bits) /* Exit Low Power Mode 3 */

  257. #define LPM4      _BIS_SR(LPM4_bits)     /* Enter Low Power Mode 4 */

  259. #define LPM4_EXIT _BIC_SR_IRQ(LPM4_bits) /* Exit Low Power Mode 4 */

  261. #endif /* End #defines for C */



  265. /************************************************************

  267. * PERIPHERAL FILE MAP

  269. ************************************************************/



  273. /************************************************************

  275. * SPECIAL FUNCTION REGISTER ADDRESSES + CONTROL BITS

  277. ************************************************************/



  281. #define IE1_                (0x0000u)  /* Interrupt Enable 1 */

  283. DEFC(   IE1               , IE1_)

  285. #define WDTIE               (0x01)    /* Watchdog Interrupt Enable */

  287. #define OFIE                (0x02)    /* Osc. Fault  Interrupt Enable */

  289. #define NMIIE               (0x10)    /* NMI Interrupt Enable */

  291. #define ACCVIE              (0x20)    /* Flash Access Violation Interrupt Enable */



  295. #define IFG1_               (0x0002u)  /* Interrupt Flag 1 */

  297. DEFC(   IFG1              , IFG1_)

  299. #define WDTIFG              (0x01)    /* Watchdog Interrupt Flag */

  301. #define OFIFG               (0x02)    /* Osc. Fault Interrupt Flag */

  303. #define PORIFG              (0x04)    /* Power On Interrupt Flag */

  305. #define RSTIFG              (0x08)    /* Reset Interrupt Flag */

  307. #define NMIIFG              (0x10)    /* NMI Interrupt Flag */



  311. #define IE2_                (0x0001u)  /* Interrupt Enable 2 */

  313. DEFC(   IE2               , IE2_)

  315. #define UC0IE               IE2

  317. #define UCA0RXIE            (0x01)

  319. #define UCA0TXIE            (0x02)

  321. #define UCB0RXIE            (0x04)

  323. #define UCB0TXIE            (0x08)



  327. #define IFG2_               (0x0003u)  /* Interrupt Flag 2 */

  329. DEFC(   IFG2              , IFG2_)

  331. #define UC0IFG              IFG2

  333. #define UCA0RXIFG           (0x01)

  335. #define UCA0TXIFG           (0x02)

  337. #define UCB0RXIFG           (0x04)

  339. #define UCB0TXIFG           (0x08)



  343. /************************************************************

  345. * ADC10

  347. ************************************************************/

  349. #define __MSP430_HAS_ADC10__            /* Definition to show that Module is available */



  353. #define ADC10DTC0_          (0x0048u)    /* ADC10 Data Transfer Control 0 */

  355. DEFC(   ADC10DTC0         , ADC10DTC0_)

  357. #define ADC10DTC1_          (0x0049u)    /* ADC10 Data Transfer Control 1 */

  359. DEFC(   ADC10DTC1         , ADC10DTC1_)

  361. #define ADC10AE0_           (0x004Au)    /* ADC10 Analog Enable 0 */

  363. DEFC(   ADC10AE0          , ADC10AE0_)

  365. #define ADC10AE1_           (0x004Bu)    /* ADC10 Analog Enable 1 */

  367. DEFC(   ADC10AE1          , ADC10AE1_)



  371. #define ADC10CTL0_          (0x01B0u)    /* ADC10 Control 0 */

  373. DEFW(   ADC10CTL0         , ADC10CTL0_)

  375. #define ADC10CTL1_          (0x01B2u)    /* ADC10 Control 1 */

  377. DEFW(   ADC10CTL1         , ADC10CTL1_)

  379. #define ADC10MEM_           (0x01B4u)    /* ADC10 Memory */

  381. DEFW(   ADC10MEM          , ADC10MEM_)

  383. #define ADC10SA_            (0x01BCu)    /* ADC10 Data Transfer Start Address */

  385. DEFW(   ADC10SA           , ADC10SA_)



  389. /* ADC10CTL0 */

  391. #define ADC10SC             (0x001)     /* ADC10 Start Conversion */

  393. #define ENC                 (0x002)     /* ADC10 Enable Conversion */

  395. #define ADC10IFG            (0x004)     /* ADC10 Interrupt Flag */

  397. #define ADC10IE             (0x008)     /* ADC10 Interrupt Enalbe */

  399. #define ADC10ON             (0x010)     /* ADC10 On/Enable */

  401. #define REFON               (0x020)     /* ADC10 Reference on */

  403. #define REF2_5V             (0x040)     /* ADC10 Ref 0:1.5V / 1:2.5V */

  405. #define MSC                 (0x080)     /* ADC10 Multiple SampleConversion */

  407. #define REFBURST            (0x100)     /* ADC10 Reference Burst Mode */

  409. #define REFOUT              (0x200)     /* ADC10 Enalbe output of Ref. */

  411. #define ADC10SR             (0x400)     /* ADC10 Sampling Rate 0:200ksps / 1:50ksps */

  413. #define ADC10SHT0           (0x800)     /* ADC10 Sample Hold Select Bit: 0 */

  415. #define ADC10SHT1           (0x1000u)    /* ADC10 Sample Hold Select Bit: 1 */

  417. #define SREF0               (0x2000u)    /* ADC10 Reference Select Bit: 0 */

  419. #define SREF1               (0x4000u)    /* ADC10 Reference Select Bit: 1 */

  421. #define SREF2               (0x8000u)    /* ADC10 Reference Select Bit: 2 */

  423. #define ADC10SHT_0          (0*0x800u)   /* 4 x ADC10CLKs */

  425. #define ADC10SHT_1          (1*0x800u)   /* 8 x ADC10CLKs */

  427. #define ADC10SHT_2          (2*0x800u)   /* 16 x ADC10CLKs */

  429. #define ADC10SHT_3          (3*0x800u)   /* 64 x ADC10CLKs */



  433. #define SREF_0              (0*0x2000u)  /* VR+ = AVCC and VR- = AVSS */

  435. #define SREF_1              (1*0x2000u)  /* VR+ = VREF+ and VR- = AVSS */

  437. #define SREF_2              (2*0x2000u)  /* VR+ = VEREF+ and VR- = AVSS */

  439. #define SREF_3              (3*0x2000u)  /* VR+ = VEREF+ and VR- = AVSS */

  441. #define SREF_4              (4*0x2000u)  /* VR+ = AVCC and VR- = VREF-/VEREF- */

  443. #define SREF_5              (5*0x2000u)  /* VR+ = VREF+ and VR- = VREF-/VEREF- */

  445. #define SREF_6              (6*0x2000u)  /* VR+ = VEREF+ and VR- = VREF-/VEREF- */

  447. #define SREF_7              (7*0x2000u)  /* VR+ = VEREF+ and VR- = VREF-/VEREF- */



  451. /* ADC10CTL1 */

  453. #define ADC10BUSY           (0x0001u)    /* ADC10 BUSY */

  455. #define CONSEQ0             (0x0002u)    /* ADC10 Conversion Sequence Select 0 */

  457. #define CONSEQ1             (0x0004u)    /* ADC10 Conversion Sequence Select 1 */

  459. #define ADC10SSEL0          (0x0008u)    /* ADC10 Clock Source Select Bit: 0 */

  461. #define ADC10SSEL1          (0x0010u)    /* ADC10 Clock Source Select Bit: 1 */

  463. #define ADC10DIV0           (0x0020u)    /* ADC10 Clock Divider Select Bit: 0 */

  465. #define ADC10DIV1           (0x0040u)    /* ADC10 Clock Divider Select Bit: 1 */

  467. #define ADC10DIV2           (0x0080u)    /* ADC10 Clock Divider Select Bit: 2 */

  469. #define ISSH                (0x0100u)    /* ADC10 Invert Sample Hold Signal */

  471. #define ADC10DF             (0x0200u)    /* ADC10 Data Format 0:binary 1:2's complement */

  473. #define SHS0                (0x0400u)    /* ADC10 Sample/Hold Source Bit: 0 */

  475. #define SHS1                (0x0800u)    /* ADC10 Sample/Hold Source Bit: 1 */

  477. #define INCH0               (0x1000u)    /* ADC10 Input Channel Select Bit: 0 */

  479. #define INCH1               (0x2000u)    /* ADC10 Input Channel Select Bit: 1 */

  481. #define INCH2               (0x4000u)    /* ADC10 Input Channel Select Bit: 2 */

  483. #define INCH3               (0x8000u)    /* ADC10 Input Channel Select Bit: 3 */



  487. #define CONSEQ_0            (0*2u)       /* Single channel single conversion */

  489. #define CONSEQ_1            (1*2u)       /* Sequence of channels */

  491. #define CONSEQ_2            (2*2u)       /* Repeat single channel */

  493. #define CONSEQ_3            (3*2u)       /* Repeat sequence of channels */



  497. #define ADC10SSEL_0         (0*8u)       /* ADC10OSC */

  499. #define ADC10SSEL_1         (1*8u)       /* ACLK */

  501. #define ADC10SSEL_2         (2*8u)       /* MCLK */

  503. #define ADC10SSEL_3         (3*8u)       /* SMCLK */



  507. #define ADC10DIV_0          (0*0x20u)    /* ADC10 Clock Divider Select 0 */

  509. #define ADC10DIV_1          (1*0x20u)    /* ADC10 Clock Divider Select 1 */

  511. #define ADC10DIV_2          (2*0x20u)    /* ADC10 Clock Divider Select 2 */

  513. #define ADC10DIV_3          (3*0x20u)    /* ADC10 Clock Divider Select 3 */

  515. #define ADC10DIV_4          (4*0x20u)    /* ADC10 Clock Divider Select 4 */

  517. #define ADC10DIV_5          (5*0x20u)    /* ADC10 Clock Divider Select 5 */

  519. #define ADC10DIV_6          (6*0x20u)    /* ADC10 Clock Divider Select 6 */

  521. #define ADC10DIV_7          (7*0x20u)    /* ADC10 Clock Divider Select 7 */



  525. #define SHS_0               (0*0x400u)   /* ADC10SC */

  527. #define SHS_1               (1*0x400u)   /* TA3 OUT1 */

  529. #define SHS_2               (2*0x400u)   /* TA3 OUT0 */

  531. #define SHS_3               (3*0x400u)   /* TA3 OUT2 */



  535. #define INCH_0              (0*0x1000u)  /* Selects Channel 0 */

  537. #define INCH_1              (1*0x1000u)  /* Selects Channel 1 */

  539. #define INCH_2              (2*0x1000u)  /* Selects Channel 2 */

  541. #define INCH_3              (3*0x1000u)  /* Selects Channel 3 */

  543. #define INCH_4              (4*0x1000u)  /* Selects Channel 4 */

  545. #define INCH_5              (5*0x1000u)  /* Selects Channel 5 */

  547. #define INCH_6              (6*0x1000u)  /* Selects Channel 6 */

  549. #define INCH_7              (7*0x1000u)  /* Selects Channel 7 */

  551. #define INCH_8              (8*0x1000u)  /* Selects Channel 8 */

  553. #define INCH_9              (9*0x1000u)  /* Selects Channel 9 */

  555. #define INCH_10             (10*0x1000u) /* Selects Channel 10 */

  557. #define INCH_11             (11*0x1000u) /* Selects Channel 11 */

  559. #define INCH_12             (12*0x1000u) /* Selects Channel 12 */

  561. #define INCH_13             (13*0x1000u) /* Selects Channel 13 */

  563. #define INCH_14             (14*0x1000u) /* Selects Channel 14 */

  565. #define INCH_15             (15*0x1000u) /* Selects Channel 15 */



  569. /* ADC10DTC0 */

  571. #define ADC10FETCH          (0x001)     /* This bit should normally be reset */

  573. #define ADC10B1             (0x002)     /* ADC10 block one */

  575. #define ADC10CT             (0x004)     /* ADC10 continuous transfer */

  577. #define ADC10TB             (0x008)     /* ADC10 two-block mode */

  579. #define ADC10DISABLE        (0x000)     /* ADC10DTC1 */



  583. /************************************************************

  585. * Basic Clock Module

  587. ************************************************************/

  589. #define __MSP430_HAS_BC2__            /* Definition to show that Module is available */



  593. #define DCOCTL_             (0x0056u)  /* DCO Clock Frequency Control */

  595. DEFC(   DCOCTL            , DCOCTL_)

  597. #define BCSCTL1_            (0x0057u)  /* Basic Clock System Control 1 */

  599. DEFC(   BCSCTL1           , BCSCTL1_)

  601. #define BCSCTL2_            (0x0058u)  /* Basic Clock System Control 2 */

  603. DEFC(   BCSCTL2           , BCSCTL2_)

  605. #define BCSCTL3_            (0x0053u)  /* Basic Clock System Control 3 */

  607. DEFC(   BCSCTL3           , BCSCTL3_)



  611. #define MOD0                (0x01)   /* Modulation Bit 0 */

  613. #define MOD1                (0x02)   /* Modulation Bit 1 */

  615. #define MOD2                (0x04)   /* Modulation Bit 2 */

  617. #define MOD3                (0x08)   /* Modulation Bit 3 */

  619. #define MOD4                (0x10)   /* Modulation Bit 4 */

  621. #define DCO0                (0x20)   /* DCO Select Bit 0 */

  623. #define DCO1                (0x40)   /* DCO Select Bit 1 */

  625. #define DCO2                (0x80)   /* DCO Select Bit 2 */



  629. #define RSEL0               (0x01)   /* Range Select Bit 0 */

  631. #define RSEL1               (0x02)   /* Range Select Bit 1 */

  633. #define RSEL2               (0x04)   /* Range Select Bit 2 */

  635. #define RSEL3               (0x08)   /* Range Select Bit 3 */

  637. #define DIVA0               (0x10)   /* ACLK Divider 0 */

  639. #define DIVA1               (0x20)   /* ACLK Divider 1 */

  641. #define XTS                 (0x40)   /* LFXTCLK 0:Low Freq. / 1: High Freq. */

  643. #define XT2OFF              (0x80)   /* Enable XT2CLK */



  647. #define DIVA_0              (0x00)   /* ACLK Divider 0: /1 */

  649. #define DIVA_1              (0x10)   /* ACLK Divider 1: /2 */

  651. #define DIVA_2              (0x20)   /* ACLK Divider 2: /4 */

  653. #define DIVA_3              (0x30)   /* ACLK Divider 3: /8 */



  657. #define DCOR                (0x01)   /* Enable External Resistor : 1 */

  659. #define DIVS0               (0x02)   /* SMCLK Divider 0 */

  661. #define DIVS1               (0x04)   /* SMCLK Divider 1 */

  663. #define SELS                (0x08)   /* SMCLK Source Select 0:DCOCLK / 1:XT2CLK/LFXTCLK */

  665. #define DIVM0               (0x10)   /* MCLK Divider 0 */

  667. #define DIVM1               (0x20)   /* MCLK Divider 1 */

  669. #define SELM0               (0x40)   /* MCLK Source Select 0 */

  671. #define SELM1               (0x80)   /* MCLK Source Select 1 */



  675. #define DIVS_0              (0x00)   /* SMCLK Divider 0: /1 */

  677. #define DIVS_1              (0x02)   /* SMCLK Divider 1: /2 */

  679. #define DIVS_2              (0x04)   /* SMCLK Divider 2: /4 */

  681. #define DIVS_3              (0x06)   /* SMCLK Divider 3: /8 */



  685. #define DIVM_0              (0x00)   /* MCLK Divider 0: /1 */

  687. #define DIVM_1              (0x10)   /* MCLK Divider 1: /2 */

  689. #define DIVM_2              (0x20)   /* MCLK Divider 2: /4 */

  691. #define DIVM_3              (0x30)   /* MCLK Divider 3: /8 */



  695. #define SELM_0              (0x00)   /* MCLK Source Select 0: DCOCLK */

  697. #define SELM_1              (0x40)   /* MCLK Source Select 1: DCOCLK */

  699. #define SELM_2              (0x80)   /* MCLK Source Select 2: XT2CLK/LFXTCLK */

  701. #define SELM_3              (0xC0)   /* MCLK Source Select 3: LFXTCLK */



  705. #define LFXT1OF             (0x01)   /* Low/high Frequency Oscillator Fault Flag */

  707. #define XT2OF               (0x02)   /* High frequency oscillator 2 fault flag */

  709. #define XCAP0               (0x04)   /* XIN/XOUT Cap 0 */

  711. #define XCAP1               (0x08)   /* XIN/XOUT Cap 1 */

  713. #define LFXT1S0             (0x10)   /* Mode 0 for LFXT1 (XTS = 0) */

  715. #define LFXT1S1             (0x20)   /* Mode 1 for LFXT1 (XTS = 0) */

  717. #define XT2S0               (0x40)   /* Mode 0 for XT2 */

  719. #define XT2S1               (0x80)   /* Mode 1 for XT2 */



  723. #define XCAP_0              (0x00)   /* XIN/XOUT Cap : 0 pF */

  725. #define XCAP_1              (0x04)   /* XIN/XOUT Cap : 6 pF */

  727. #define XCAP_2              (0x08)   /* XIN/XOUT Cap : 10 pF */

  729. #define XCAP_3              (0x0C)   /* XIN/XOUT Cap : 12.5 pF */



  733. #define LFXT1S_0            (0x00)   /* Mode 0 for LFXT1 : Normal operation */

  735. #define LFXT1S_1            (0x10)   /* Mode 1 for LFXT1 : Reserved */

  737. #define LFXT1S_2            (0x20)   /* Mode 2 for LFXT1 : VLO */

  739. #define LFXT1S_3            (0x30)   /* Mode 3 for LFXT1 : Digital input signal */



  743. #define XT2S_0              (0x00)   /* Mode 0 for XT2 : 0.4 - 1 MHz */

  745. #define XT2S_1              (0x40)   /* Mode 1 for XT2 : 1 - 4 MHz */

  747. #define XT2S_2              (0x80)   /* Mode 2 for XT2 : 2 - 16 MHz */

  749. #define XT2S_3              (0xC0)   /* Mode 3 for XT2 : Digital input signal */



  753. /*************************************************************

  755. * Flash Memory

  757. *************************************************************/

  759. #define __MSP430_HAS_FLASH2__         /* Definition to show that Module is available */



  763. #define FCTL1_              (0x0128u)  /* FLASH Control 1 */

  765. DEFW(   FCTL1             , FCTL1_)

  767. #define FCTL2_              (0x012Au)  /* FLASH Control 2 */

  769. DEFW(   FCTL2             , FCTL2_)

  771. #define FCTL3_              (0x012Cu)  /* FLASH Control 3 */

  773. DEFW(   FCTL3             , FCTL3_)



  777. #define FRKEY               (0x9600u)  /* Flash key returned by read */

  779. #define FWKEY               (0xA500u)  /* Flash key for write */

  781. #define FXKEY               (0x3300u)  /* for use with XOR instruction */



  785. #define ERASE               (0x0002u)  /* Enable bit for Flash segment erase */

  787. #define MERAS               (0x0004u)  /* Enable bit for Flash mass erase */

  789. #define EEI                 (0x0008u)  /* Enable Erase Interrupts */

  791. #define EEIEX               (0x0010u)  /* Enable Emergency Interrupt Exit */

  793. #define WRT                 (0x0040u)  /* Enable bit for Flash write */

  795. #define BLKWRT              (0x0080u)  /* Enable bit for Flash segment write */

  797. #define SEGWRT              (0x0080u)  /* old definition */ /* Enable bit for Flash segment write */



  801. #define FN0                 (0x0001u)  /* Divide Flash clock by 1 to 64 using FN0 to FN5 according to: */

  803. #define FN1                 (0x0002u)  /*  32*FN5 + 16*FN4 + 8*FN3 + 4*FN2 + 2*FN1 + FN0 + 1 */

  805. #ifndef FN2

  807. #define FN2                 (0x0004u)

  809. #endif

  811. #ifndef FN3

  813. #define FN3                 (0x0008u)

  815. #endif

  817. #ifndef FN4

  819. #define FN4                 (0x0010u)

  821. #endif

  823. #define FN5                 (0x0020u)

  825. #define FSSEL0              (0x0040u)  /* Flash clock select 0 */        /* to distinguish from USART SSELx */

  827. #define FSSEL1              (0x0080u)  /* Flash clock select 1 */



  831. #define FSSEL_0             (0x0000u)  /* Flash clock select: 0 - ACLK */

  833. #define FSSEL_1             (0x0040u)  /* Flash clock select: 1 - MCLK */

  835. #define FSSEL_2             (0x0080u)  /* Flash clock select: 2 - SMCLK */

  837. #define FSSEL_3             (0x00C0u)  /* Flash clock select: 3 - SMCLK */



  841. #define BUSY                (0x0001u)  /* Flash busy: 1 */

  843. #define KEYV                (0x0002u)  /* Flash Key violation flag */

  845. #define ACCVIFG             (0x0004u)  /* Flash Access violation flag */

  847. #define WAIT                (0x0008u)  /* Wait flag for segment write */

  849. #define LOCK                (0x0010u)  /* Lock bit: 1 - Flash is locked (read only) */

  851. #define EMEX                (0x0020u)  /* Flash Emergency Exit */

  853. #define LOCKA               (0x0040u)  /* Segment A Lock bit: read = 1 - Segment is locked (read only) */

  855. #define FAIL                (0x0080u)  /* Last Program or Erase failed */



  859. /************************************************************

  861. * Operational Amplifier

  863. ************************************************************/

  865. #define __MSP430_HAS_OA_2__           /* Definition to show that Module is available */



  869. #define OA0CTL0_            (0x00C0u)  /* OA0 Control register 0 */

  871. DEFC(   OA0CTL0           , OA0CTL0_)

  873. #define OA0CTL1_            (0x00C1u)  /* OA0 Control register 1 */

  875. DEFC(   OA0CTL1           , OA0CTL1_)

  877. #define OA1CTL0_            (0x00C2u)  /* OA1 Control register 0 */

  879. DEFC(   OA1CTL0           , OA1CTL0_)

  881. #define OA1CTL1_            (0x00C3u)  /* OA1 Control register 1 */

  883. DEFC(   OA1CTL1           , OA1CTL1_)



  887. #define OAADC0              (0x01)    /* OAx output to ADC12 input channel select 0 */

  889. #define OAADC1              (0x02)    /* OAx output to ADC12 input channel select 1 */

  891. #define OAPM0               (0x04)    /* OAx Power mode select 0 */

  893. #define OAPM1               (0x08)    /* OAx Power mode select 1 */

  895. #define OAP0                (0x10)    /* OAx Non-inverting input select 0 */

  897. #define OAP1                (0x20)    /* OAx Non-inverting input select 1 */

  899. #define OAN0                (0x40)    /* OAx Inverting input select 0 */

  901. #define OAN1                (0x80)    /* OAx Inverting input select 1 */



  905. #define OAPM_0              (0x00)    /* OAx Power mode select: off */

  907. #define OAPM_1              (0x04)    /* OAx Power mode select: slow */

  909. #define OAPM_2              (0x08)    /* OAx Power mode select: meduim */

  911. #define OAPM_3              (0x0C)    /* OAx Power mode select: fast */

  913. #define OAP_0               (0x00)    /* OAx Non-inverting input select 00 */

  915. #define OAP_1               (0x10)    /* OAx Non-inverting input select 01 */

  917. #define OAP_2               (0x20)    /* OAx Non-inverting input select 10 */

  919. #define OAP_3               (0x30)    /* OAx Non-inverting input select 11 */

  921. #define OAN_0               (0x00)    /* OAx Inverting input select 00 */

  923. #define OAN_1               (0x40)    /* OAx Inverting input select 01 */

  925. #define OAN_2               (0x80)    /* OAx Inverting input select 10 */

  927. #define OAN_3               (0xC0)    /* OAx Inverting input select 11 */



  931. #define OARRIP              (0x01)    /* OAx Rail-to-Rail Input off */

  933. #define OANEXT              (0x02)    /* OAx Inverting input external */

  935. //#define OACAL               (0x02)    /* OAx Offset Calibration */

  937. #define OAFC0               (0x04)    /* OAx Function control 0 */

  939. #define OAFC1               (0x08)    /* OAx Function control 1 */

  941. #define OAFC2               (0x10)    /* OAx Function control 2 */

  943. #define OAFBR0              (0x20)    /* OAx Feedback resistor select 0 */

  945. #define OAFBR1              (0x40)    /* OAx Feedback resistor select 1 */

  947. #define OAFBR2              (0x80)    /* OAx Feedback resistor select 2 */



  951. #define OAFC_0              (0x00)    /* OAx Function: Gen. Purpose */

  953. #define OAFC_1              (0x04)    /* OAx Function: Unity gain buffer */

  955. #define OAFC_2              (0x08)    /* OAx Function: Reserved */

  957. #define OAFC_3              (0x0C)    /* OAx Function: Comparator */

  959. #define OAFC_4              (0x10)    /* OAx Function: Non-inverting PGA */

  961. #define OAFC_5              (0x14)    /* OAx Function: Cascaded non-inverting PGA */

  963. #define OAFC_6              (0x18)    /* OAx Function: Inverting PGA */

  965. #define OAFC_7              (0x1C)    /* OAx Function: Differential amplifier */

  967. #define OAFBR_0             (0x00)    /* OAx Feedback resistor: Tap 0 */

  969. #define OAFBR_1             (0x20)    /* OAx Feedback resistor: Tap 1 */

  971. #define OAFBR_2             (0x40)    /* OAx Feedback resistor: Tap 2 */

  973. #define OAFBR_3             (0x60)    /* OAx Feedback resistor: Tap 3 */

  975. #define OAFBR_4             (0x80)    /* OAx Feedback resistor: Tap 4 */

  977. #define OAFBR_5             (0xA0)    /* OAx Feedback resistor: Tap 5 */

  979. #define OAFBR_6             (0xC0)    /* OAx Feedback resistor: Tap 6 */

  981. #define OAFBR_7             (0xE0)    /* OAx Feedback resistor: Tap 7 */



  985. /************************************************************

  987. * DIGITAL I/O Port1/2 Pull up / Pull down Resistors

  989. ************************************************************/

  991. #define __MSP430_HAS_PORT1_R__        /* Definition to show that Module is available */

  993. #define __MSP430_HAS_PORT2_R__        /* Definition to show that Module is available */



  997. #define P1IN_               (0x0020u)  /* Port 1 Input */

  999. READ_ONLY DEFC( P1IN           , P1IN_)

  1001. #define P1OUT_              (0x0021u)  /* Port 1 Output */

  1003. DEFC(   P1OUT             , P1OUT_)

  1005. #define P1DIR_              (0x0022u)  /* Port 1 Direction */

  1007. DEFC(   P1DIR             , P1DIR_)

  1009. #define P1IFG_              (0x0023u)  /* Port 1 Interrupt Flag */

  1011. DEFC(   P1IFG             , P1IFG_)

  1013. #define P1IES_              (0x0024u)  /* Port 1 Interrupt Edge Select */

  1015. DEFC(   P1IES             , P1IES_)

  1017. #define P1IE_               (0x0025u)  /* Port 1 Interrupt Enable */

  1019. DEFC(   P1IE              , P1IE_)

  1021. #define P1SEL_              (0x0026u)  /* Port 1 Selection */

  1023. DEFC(   P1SEL             , P1SEL_)

  1025. #define P1REN_              (0x0027u)  /* Port 1 Resistor Enable */

  1027. DEFC(   P1REN             , P1REN_)



  1031. #define P2IN_               (0x0028u)  /* Port 2 Input */

  1033. READ_ONLY DEFC( P2IN           , P2IN_)

  1035. #define P2OUT_              (0x0029u)  /* Port 2 Output */

  1037. DEFC(   P2OUT             , P2OUT_)

  1039. #define P2DIR_              (0x002Au)  /* Port 2 Direction */

  1041. DEFC(   P2DIR             , P2DIR_)

  1043. #define P2IFG_              (0x002Bu)  /* Port 2 Interrupt Flag */

  1045. DEFC(   P2IFG             , P2IFG_)

  1047. #define P2IES_              (0x002Cu)  /* Port 2 Interrupt Edge Select */

  1049. DEFC(   P2IES             , P2IES_)

  1051. #define P2IE_               (0x002Du)  /* Port 2 Interrupt Enable */

  1053. DEFC(   P2IE              , P2IE_)

  1055. #define P2SEL_              (0x002Eu)  /* Port 2 Selection */

  1057. DEFC(   P2SEL             , P2SEL_)

  1059. #define P2REN_              (0x002Fu)  /* Port 2 Resistor Enable */

  1061. DEFC(   P2REN             , P2REN_)



  1065. /************************************************************

  1067. * DIGITAL I/O Port3/4 Pull up / Pull down Resistors

  1069. ************************************************************/

  1071. #define __MSP430_HAS_PORT3_R__          /* Definition to show that Module is available */

  1073. #define __MSP430_HAS_PORT4_R__          /* Definition to show that Module is available */



  1077. #define P3IN_               (0x0018u)  /* Port 3 Input */

  1079. READ_ONLY DEFC( P3IN           , P3IN_)

  1081. #define P3OUT_              (0x0019u)  /* Port 3 Output */

  1083. DEFC(   P3OUT             , P3OUT_)

  1085. #define P3DIR_              (0x001Au)  /* Port 3 Direction */

  1087. DEFC(   P3DIR             , P3DIR_)

  1089. #define P3SEL_              (0x001Bu)  /* Port 3 Selection */

  1091. DEFC(   P3SEL             , P3SEL_)

  1093. #define P3REN_              (0x0010u)  /* Port 3 Resistor Enable */

  1095. DEFC(   P3REN             , P3REN_)



  1099. #define P4IN_               (0x001Cu)  /* Port 4 Input */

  1101. READ_ONLY DEFC( P4IN           , P4IN_)

  1103. #define P4OUT_              (0x001Du)  /* Port 4 Output */

  1105. DEFC(   P4OUT             , P4OUT_)

  1107. #define P4DIR_              (0x001Eu)  /* Port 4 Direction */

  1109. DEFC(   P4DIR             , P4DIR_)

  1111. #define P4SEL_              (0x001Fu)  /* Port 4 Selection */

  1113. DEFC(   P4SEL             , P4SEL_)

  1115. #define P4REN_              (0x0011u)  /* Port 4 Resistor Enable */

  1117. DEFC(   P4REN             , P4REN_)



  1121. /************************************************************

  1123. * Timer A3

  1125. ************************************************************/

  1127. #define __MSP430_HAS_TA3__            /* Definition to show that Module is available */



  1131. #define TAIV_               (0x012Eu)  /* Timer A Interrupt Vector Word */

  1133. READ_ONLY DEFW( TAIV           , TAIV_)

  1135. #define TACTL_              (0x0160u)  /* Timer A Control */

  1137. DEFW(   TACTL             , TACTL_)

  1139. #define TACCTL0_            (0x0162u)  /* Timer A Capture/Compare Control 0 */

  1141. DEFW(   TACCTL0           , TACCTL0_)

  1143. #define TACCTL1_            (0x0164u)  /* Timer A Capture/Compare Control 1 */

  1145. DEFW(   TACCTL1           , TACCTL1_)

  1147. #define TACCTL2_            (0x0166u)  /* Timer A Capture/Compare Control 2 */

  1149. DEFW(   TACCTL2           , TACCTL2_)

  1151. #define TAR_                (0x0170u)  /* Timer A Counter Register */

  1153. DEFW(   TAR               , TAR_)

  1155. #define TACCR0_             (0x0172u)  /* Timer A Capture/Compare 0 */

  1157. DEFW(   TACCR0            , TACCR0_)

  1159. #define TACCR1_             (0x0174u)  /* Timer A Capture/Compare 1 */

  1161. DEFW(   TACCR1            , TACCR1_)

  1163. #define TACCR2_             (0x0176u)  /* Timer A Capture/Compare 2 */

  1165. DEFW(   TACCR2            , TACCR2_)



  1169. /* Alternate register names */

  1171. #define CCTL0               TACCTL0   /* Timer A Capture/Compare Control 0 */

  1173. #define CCTL1               TACCTL1   /* Timer A Capture/Compare Control 1 */

  1175. #define CCTL2               TACCTL2   /* Timer A Capture/Compare Control 2 */

  1177. #define CCR0                TACCR0    /* Timer A Capture/Compare 0 */

  1179. #define CCR1                TACCR1    /* Timer A Capture/Compare 1 */

  1181. #define CCR2                TACCR2    /* Timer A Capture/Compare 2 */

  1183. #define CCTL0_              TACCTL0_  /* Timer A Capture/Compare Control 0 */

  1185. #define CCTL1_              TACCTL1_  /* Timer A Capture/Compare Control 1 */

  1187. #define CCTL2_              TACCTL2_  /* Timer A Capture/Compare Control 2 */

  1189. #define CCR0_               TACCR0_   /* Timer A Capture/Compare 0 */

  1191. #define CCR1_               TACCR1_   /* Timer A Capture/Compare 1 */

  1193. #define CCR2_               TACCR2_   /* Timer A Capture/Compare 2 */

  1195. /* Alternate register names - 5xx style */

  1197. #define TA0IV               TAIV      /* Timer A Interrupt Vector Word */

  1199. #define TA0CTL              TACTL     /* Timer A Control */

  1201. #define TA0CCTL0            TACCTL0   /* Timer A Capture/Compare Control 0 */

  1203. #define TA0CCTL1            TACCTL1   /* Timer A Capture/Compare Control 1 */

  1205. #define TA0CCTL2            TACCTL2   /* Timer A Capture/Compare Control 2 */

  1207. #define TA0R                TAR       /* Timer A Counter Register */

  1209. #define TA0CCR0             TACCR0    /* Timer A Capture/Compare 0 */

  1211. #define TA0CCR1             TACCR1    /* Timer A Capture/Compare 1 */

  1213. #define TA0CCR2             TACCR2    /* Timer A Capture/Compare 2 */

  1215. #define TA0IV_              TAIV_     /* Timer A Interrupt Vector Word */

  1217. #define TA0CTL_             TACTL_    /* Timer A Control */

  1219. #define TA0CCTL0_           TACCTL0_  /* Timer A Capture/Compare Control 0 */

  1221. #define TA0CCTL1_           TACCTL1_  /* Timer A Capture/Compare Control 1 */

  1223. #define TA0CCTL2_           TACCTL2_  /* Timer A Capture/Compare Control 2 */

  1225. #define TA0R_               TAR_      /* Timer A Counter Register */

  1227. #define TA0CCR0_            TACCR0_   /* Timer A Capture/Compare 0 */

  1229. #define TA0CCR1_            TACCR1_   /* Timer A Capture/Compare 1 */

  1231. #define TA0CCR2_            TACCR2_   /* Timer A Capture/Compare 2 */

  1233. #define TIMER0_A1_VECTOR    TIMERA1_VECTOR /* Int. Vector: Timer A CC1-2, TA */

  1235. #define TIMER0_A0_VECTOR    TIMERA0_VECTOR /* Int. Vector: Timer A CC0 */



  1239. #define TASSEL1             (0x0200u)  /* Timer A clock source select 1 */

  1241. #define TASSEL0             (0x0100u)  /* Timer A clock source select 0 */

  1243. #define ID1                 (0x0080u)  /* Timer A clock input divider 1 */

  1245. #define ID0                 (0x0040u)  /* Timer A clock input divider 0 */

  1247. #define MC1                 (0x0020u)  /* Timer A mode control 1 */

  1249. #define MC0                 (0x0010u)  /* Timer A mode control 0 */

  1251. #define TACLR               (0x0004u)  /* Timer A counter clear */

  1253. #define TAIE                (0x0002u)  /* Timer A counter interrupt enable */

  1255. #define TAIFG               (0x0001u)  /* Timer A counter interrupt flag */



  1259. #define MC_0                (0*0x10u)  /* Timer A mode control: 0 - Stop */

  1261. #define MC_1                (1*0x10u)  /* Timer A mode control: 1 - Up to CCR0 */

  1263. #define MC_2                (2*0x10u)  /* Timer A mode control: 2 - Continous up */

  1265. #define MC_3                (3*0x10u)  /* Timer A mode control: 3 - Up/Down */

  1267. #define ID_0                (0*0x40u)  /* Timer A input divider: 0 - /1 */

  1269. #define ID_1                (1*0x40u)  /* Timer A input divider: 1 - /2 */

  1271. #define ID_2                (2*0x40u)  /* Timer A input divider: 2 - /4 */

  1273. #define ID_3                (3*0x40u)  /* Timer A input divider: 3 - /8 */

  1275. #define TASSEL_0            (0*0x100u) /* Timer A clock source select: 0 - TACLK */

  1277. #define TASSEL_1            (1*0x100u) /* Timer A clock source select: 1 - ACLK  */

  1279. #define TASSEL_2            (2*0x100u) /* Timer A clock source select: 2 - SMCLK */

  1281. #define TASSEL_3            (3*0x100u) /* Timer A clock source select: 3 - INCLK */



  1285. #define CM1                 (0x8000u)  /* Capture mode 1 */

  1287. #define CM0                 (0x4000u)  /* Capture mode 0 */

  1289. #define CCIS1               (0x2000u)  /* Capture input select 1 */

  1291. #define CCIS0               (0x1000u)  /* Capture input select 0 */

  1293. #define SCS                 (0x0800u)  /* Capture sychronize */

  1295. #define SCCI                (0x0400u)  /* Latched capture signal (read) */

  1297. #define CAP                 (0x0100u)  /* Capture mode: 1 /Compare mode : 0 */

  1299. #define OUTMOD2             (0x0080u)  /* Output mode 2 */

  1301. #define OUTMOD1             (0x0040u)  /* Output mode 1 */

  1303. #define OUTMOD0             (0x0020u)  /* Output mode 0 */

  1305. #define CCIE                (0x0010u)  /* Capture/compare interrupt enable */

  1307. #define CCI                 (0x0008u)  /* Capture input signal (read) */

  1309. #define OUT                 (0x0004u)  /* PWM Output signal if output mode 0 */

  1311. #define COV                 (0x0002u)  /* Capture/compare overflow flag */

  1313. #define CCIFG               (0x0001u)  /* Capture/compare interrupt flag */



  1317. #define OUTMOD_0            (0*0x20u)  /* PWM output mode: 0 - output only */

  1319. #define OUTMOD_1            (1*0x20u)  /* PWM output mode: 1 - set */

  1321. #define OUTMOD_2            (2*0x20u)  /* PWM output mode: 2 - PWM toggle/reset */

  1323. #define OUTMOD_3            (3*0x20u)  /* PWM output mode: 3 - PWM set/reset */

  1325. #define OUTMOD_4            (4*0x20u)  /* PWM output mode: 4 - toggle */

  1327. #define OUTMOD_5            (5*0x20u)  /* PWM output mode: 5 - Reset */

  1329. #define OUTMOD_6            (6*0x20u)  /* PWM output mode: 6 - PWM toggle/set */

  1331. #define OUTMOD_7            (7*0x20u)  /* PWM output mode: 7 - PWM reset/set */

  1333. #define CCIS_0              (0*0x1000u) /* Capture input select: 0 - CCIxA */

  1335. #define CCIS_1              (1*0x1000u) /* Capture input select: 1 - CCIxB */

  1337. #define CCIS_2              (2*0x1000u) /* Capture input select: 2 - GND */

  1339. #define CCIS_3              (3*0x1000u) /* Capture input select: 3 - Vcc */

  1341. #define CM_0                (0*0x4000u) /* Capture mode: 0 - disabled */

  1343. #define CM_1                (1*0x4000u) /* Capture mode: 1 - pos. edge */

  1345. #define CM_2                (2*0x4000u) /* Capture mode: 1 - neg. edge */

  1347. #define CM_3                (3*0x4000u) /* Capture mode: 1 - both edges */



  1351. /* TA3IV Definitions */

  1353. #define TAIV_NONE           (0x0000u)    /* No Interrupt pending */

  1355. #define TAIV_TACCR1         (0x0002u)    /* TACCR1_CCIFG */

  1357. #define TAIV_TACCR2         (0x0004u)    /* TACCR2_CCIFG */

  1359. #define TAIV_6              (0x0006u)    /* Reserved */

  1361. #define TAIV_8              (0x0008u)    /* Reserved */

  1363. #define TAIV_TAIFG          (0x000Au)    /* TAIFG */



  1367. /************************************************************

  1369. * Timer B3

  1371. ************************************************************/

  1373. #define __MSP430_HAS_TB3__            /* Definition to show that Module is available */



  1377. #define TBIV_               (0x011Eu)  /* Timer B Interrupt Vector Word */

  1379. READ_ONLY DEFW( TBIV           , TBIV_)

  1381. #define TBCTL_              (0x0180u)  /* Timer B Control */

  1383. DEFW(   TBCTL             , TBCTL_)

  1385. #define TBCCTL0_            (0x0182u)  /* Timer B Capture/Compare Control 0 */

  1387. DEFW(   TBCCTL0           , TBCCTL0_)

  1389. #define TBCCTL1_            (0x0184u)  /* Timer B Capture/Compare Control 1 */

  1391. DEFW(   TBCCTL1           , TBCCTL1_)

  1393. #define TBCCTL2_            (0x0186u)  /* Timer B Capture/Compare Control 2 */

  1395. DEFW(   TBCCTL2           , TBCCTL2_)

  1397. #define TBR_                (0x0190u)  /* Timer B Counter Register */

  1399. DEFW(   TBR               , TBR_)

  1401. #define TBCCR0_             (0x0192u)  /* Timer B Capture/Compare 0 */

  1403. DEFW(   TBCCR0            , TBCCR0_)

  1405. #define TBCCR1_             (0x0194u)  /* Timer B Capture/Compare 1 */

  1407. DEFW(   TBCCR1            , TBCCR1_)

  1409. #define TBCCR2_             (0x0196u)  /* Timer B Capture/Compare 2 */

  1411. DEFW(   TBCCR2            , TBCCR2_)



  1415. /* Alternate register names - 5xx style */

  1417. #define TB0IV               TBIV      /* Timer B Interrupt Vector Word */

  1419. #define TB0CTL              TBCTL     /* Timer B Control */

  1421. #define TB0CCTL0            TBCCTL0   /* Timer B Capture/Compare Control 0 */

  1423. #define TB0CCTL1            TBCCTL1   /* Timer B Capture/Compare Control 1 */

  1425. #define TB0CCTL2            TBCCTL2   /* Timer B Capture/Compare Control 2 */

  1427. #define TB0R                TBR       /* Timer B Counter Register */

  1429. #define TB0CCR0             TBCCR0    /* Timer B Capture/Compare 0 */

  1431. #define TB0CCR1             TBCCR1    /* Timer B Capture/Compare 1 */

  1433. #define TB0CCR2             TBCCR2    /* Timer B Capture/Compare 2 */

  1435. #define TB0IV_              TBIV_     /* Timer B Interrupt Vector Word */

  1437. #define TB0CTL_             TBCTL_    /* Timer B Control */

  1439. #define TB0CCTL0_           TBCCTL0_  /* Timer B Capture/Compare Control 0 */

  1441. #define TB0CCTL1_           TBCCTL1_  /* Timer B Capture/Compare Control 1 */

  1443. #define TB0CCTL2_           TBCCTL2_  /* Timer B Capture/Compare Control 2 */

  1445. #define TB0R_               TBR_      /* Timer B Counter Register */

  1447. #define TB0CCR0_            TBCCR0_   /* Timer B Capture/Compare 0 */

  1449. #define TB0CCR1_            TBCCR1_   /* Timer B Capture/Compare 1 */

  1451. #define TB0CCR2_            TBCCR2_   /* Timer B Capture/Compare 2 */



  1455. #define TBCLGRP1            (0x4000u)  /* Timer B Compare latch load group 1 */

  1457. #define TBCLGRP0            (0x2000u)  /* Timer B Compare latch load group 0 */

  1459. #define CNTL1               (0x1000u)  /* Counter lenght 1 */

  1461. #define CNTL0               (0x0800u)  /* Counter lenght 0 */

  1463. #define TBSSEL1             (0x0200u)  /* Clock source 1 */

  1465. #define TBSSEL0             (0x0100u)  /* Clock source 0 */

  1467. #define TBCLR               (0x0004u)  /* Timer B counter clear */

  1469. #define TBIE                (0x0002u)  /* Timer B interrupt enable */

  1471. #define TBIFG               (0x0001u)  /* Timer B interrupt flag */



  1475. #define SHR1                (0x4000u)  /* Timer B Compare latch load group 1 */

  1477. #define SHR0                (0x2000u)  /* Timer B Compare latch load group 0 */



  1481. #define TBSSEL_0            (0*0x0100u)  /* Clock Source: TBCLK */

  1483. #define TBSSEL_1            (1*0x0100u)  /* Clock Source: ACLK  */

  1485. #define TBSSEL_2            (2*0x0100u)  /* Clock Source: SMCLK */

  1487. #define TBSSEL_3            (3*0x0100u)  /* Clock Source: INCLK */

  1489. #define CNTL_0              (0*0x0800u)  /* Counter lenght: 16 bit */

  1491. #define CNTL_1              (1*0x0800u)  /* Counter lenght: 12 bit */

  1493. #define CNTL_2              (2*0x0800u)  /* Counter lenght: 10 bit */

  1495. #define CNTL_3              (3*0x0800u)  /* Counter lenght:  8 bit */

  1497. #define SHR_0               (0*0x2000u)  /* Timer B Group: 0 - individually */

  1499. #define SHR_1               (1*0x2000u)  /* Timer B Group: 1 - 3 groups (1-2, 3-4, 5-6) */

  1501. #define SHR_2               (2*0x2000u)  /* Timer B Group: 2 - 2 groups (1-3, 4-6)*/

  1503. #define SHR_3               (3*0x2000u)  /* Timer B Group: 3 - 1 group (all) */

  1505. #define TBCLGRP_0           (0*0x2000u)  /* Timer B Group: 0 - individually */

  1507. #define TBCLGRP_1           (1*0x2000u)  /* Timer B Group: 1 - 3 groups (1-2, 3-4, 5-6) */

  1509. #define TBCLGRP_2           (2*0x2000u)  /* Timer B Group: 2 - 2 groups (1-3, 4-6)*/

  1511. #define TBCLGRP_3           (3*0x2000u)  /* Timer B Group: 3 - 1 group (all) */



  1515. /* Additional Timer B Control Register bits are defined in Timer A */



  1519. #define CLLD1               (0x0400u)  /* Compare latch load source 1 */

  1521. #define CLLD0               (0x0200u)  /* Compare latch load source 0 */



  1525. #define SLSHR1              (0x0400u)  /* Compare latch load source 1 */

  1527. #define SLSHR0              (0x0200u)  /* Compare latch load source 0 */



  1531. #define SLSHR_0             (0*0x0200u)  /* Compare latch load sourec : 0 - immediate */

  1533. #define SLSHR_1             (1*0x0200u)  /* Compare latch load sourec : 1 - TBR counts to 0 */

  1535. #define SLSHR_2             (2*0x0200u)  /* Compare latch load sourec : 2 - up/down */

  1537. #define SLSHR_3             (3*0x0200u)  /* Compare latch load sourec : 3 - TBR counts to TBCTL0 */



  1541. #define CLLD_0              (0*0x0200u)  /* Compare latch load sourec : 0 - immediate */

  1543. #define CLLD_1              (1*0x0200u)  /* Compare latch load sourec : 1 - TBR counts to 0 */

  1545. #define CLLD_2              (2*0x0200u)  /* Compare latch load sourec : 2 - up/down */

  1547. #define CLLD_3              (3*0x0200u)  /* Compare latch load sourec : 3 - TBR counts to TBCTL0 */



  1551. /* TB3IV Definitions */

  1553. #define TBIV_NONE           (0x0000u)    /* No Interrupt pending */

  1555. #define TBIV_TBCCR1         (0x0002u)    /* TBCCR1_CCIFG */

  1557. #define TBIV_TBCCR2         (0x0004u)    /* TBCCR2_CCIFG */

  1559. #define TBIV_3              (0x0006u)    /* Reserved */

  1561. #define TBIV_4              (0x0008u)    /* Reserved */

  1563. #define TBIV_5              (0x000Au)    /* Reserved */

  1565. #define TBIV_6              (0x000Cu)    /* Reserved */

  1567. #define TBIV_TBIFG          (0x000Eu)    /* TBIFG */



  1571. /************************************************************

  1573. * USCI

  1575. ************************************************************/

  1577. #define __MSP430_HAS_USCI__           /* Definition to show that Module is available */



  1581. #define UCA0CTL0_           (0x0060u)  /* USCI A0 Control Register 0 */

  1583. DEFC(   UCA0CTL0          , UCA0CTL0_)

  1585. #define UCA0CTL1_           (0x0061u)  /* USCI A0 Control Register 1 */

  1587. DEFC(   UCA0CTL1          , UCA0CTL1_)

  1589. #define UCA0BR0_            (0x0062u)  /* USCI A0 Baud Rate 0 */

  1591. DEFC(   UCA0BR0           , UCA0BR0_)

  1593. #define UCA0BR1_            (0x0063u)  /* USCI A0 Baud Rate 1 */

  1595. DEFC(   UCA0BR1           , UCA0BR1_)

  1597. #define UCA0MCTL_           (0x0064u)  /* USCI A0 Modulation Control */

  1599. DEFC(   UCA0MCTL          , UCA0MCTL_)

  1601. #define UCA0STAT_           (0x0065u)  /* USCI A0 Status Register */

  1603. DEFC(   UCA0STAT          , UCA0STAT_)

  1605. #define UCA0RXBUF_          (0x0066u)  /* USCI A0 Receive Buffer */

  1607. READ_ONLY DEFC( UCA0RXBUF      , UCA0RXBUF_)

  1609. #define UCA0TXBUF_          (0x0067u)  /* USCI A0 Transmit Buffer */

  1611. DEFC(   UCA0TXBUF         , UCA0TXBUF_)

  1613. #define UCA0ABCTL_          (0x005Du)  /* USCI A0 LIN Control */

  1615. DEFC(   UCA0ABCTL         , UCA0ABCTL_)

  1617. #define UCA0IRTCTL_         (0x005Eu)  /* USCI A0 IrDA Transmit Control */

  1619. DEFC(   UCA0IRTCTL        , UCA0IRTCTL_)

  1621. #define UCA0IRRCTL_         (0x005Fu)  /* USCI A0 IrDA Receive Control */

  1623. DEFC(   UCA0IRRCTL        , UCA0IRRCTL_)







  1631. #define UCB0CTL0_           (0x0068u)  /* USCI B0 Control Register 0 */

  1633. DEFC(   UCB0CTL0          , UCB0CTL0_)

  1635. #define UCB0CTL1_           (0x0069u)  /* USCI B0 Control Register 1 */

  1637. DEFC(   UCB0CTL1          , UCB0CTL1_)

  1639. #define UCB0BR0_            (0x006Au)  /* USCI B0 Baud Rate 0 */

  1641. DEFC(   UCB0BR0           , UCB0BR0_)

  1643. #define UCB0BR1_            (0x006Bu)  /* USCI B0 Baud Rate 1 */

  1645. DEFC(   UCB0BR1           , UCB0BR1_)

  1647. #define UCB0I2CIE_          (0x006Cu)  /* USCI B0 I2C Interrupt Enable Register */

  1649. DEFC(   UCB0I2CIE         , UCB0I2CIE_)

  1651. #define UCB0STAT_           (0x006Du)  /* USCI B0 Status Register */

  1653. DEFC(   UCB0STAT          , UCB0STAT_)

  1655. #define UCB0RXBUF_          (0x006Eu)  /* USCI B0 Receive Buffer */

  1657. READ_ONLY DEFC( UCB0RXBUF      , UCB0RXBUF_)

  1659. #define UCB0TXBUF_          (0x006Fu)  /* USCI B0 Transmit Buffer */

  1661. DEFC(   UCB0TXBUF         , UCB0TXBUF_)

  1663. #define UCB0I2COA_          (0x0118u)  /* USCI B0 I2C Own Address */

  1665. DEFW(   UCB0I2COA         , UCB0I2COA_)

  1667. #define UCB0I2CSA_          (0x011Au)  /* USCI B0 I2C Slave Address */

  1669. DEFW(   UCB0I2CSA         , UCB0I2CSA_)



  1673. // UART-Mode Bits

  1675. #define UCPEN               (0x80)    /* Async. Mode: Parity enable */

  1677. #define UCPAR               (0x40)    /* Async. Mode: Parity     0:odd / 1:even */

  1679. #define UCMSB               (0x20)    /* Async. Mode: MSB first  0:LSB / 1:MSB */

  1681. #define UC7BIT              (0x10)    /* Async. Mode: Data Bits  0:8-bits / 1:7-bits */

  1683. #define UCSPB               (0x08)    /* Async. Mode: Stop Bits  0:one / 1: two */

  1685. #define UCMODE1             (0x04)    /* Async. Mode: USCI Mode 1 */

  1687. #define UCMODE0             (0x02)    /* Async. Mode: USCI Mode 0 */

  1689. #define UCSYNC              (0x01)    /* Sync-Mode  0:UART-Mode / 1:SPI-Mode */



  1693. // SPI-Mode Bits

  1695. #define UCCKPH              (0x80)    /* Sync. Mode: Clock Phase */

  1697. #define UCCKPL              (0x40)    /* Sync. Mode: Clock Polarity */

  1699. #define UCMST               (0x08)    /* Sync. Mode: Master Select */



  1703. // I2C-Mode Bits

  1705. #define UCA10               (0x80)    /* 10-bit Address Mode */

  1707. #define UCSLA10             (0x40)    /* 10-bit Slave Address Mode */

  1709. #define UCMM                (0x20)    /* Multi-Master Environment */

  1711. //#define res               (0x10)    /* reserved */

  1713. #define UCMODE_0            (0x00)    /* Sync. Mode: USCI Mode: 0 */

  1715. #define UCMODE_1            (0x02)    /* Sync. Mode: USCI Mode: 1 */

  1717. #define UCMODE_2            (0x04)    /* Sync. Mode: USCI Mode: 2 */

  1719. #define UCMODE_3            (0x06)    /* Sync. Mode: USCI Mode: 3 */



  1723. // UART-Mode Bits

  1725. #define UCSSEL1             (0x80)    /* USCI 0 Clock Source Select 1 */

  1727. #define UCSSEL0             (0x40)    /* USCI 0 Clock Source Select 0 */

  1729. #define UCRXEIE             (0x20)    /* RX Error interrupt enable */

  1731. #define UCBRKIE             (0x10)    /* Break interrupt enable */

  1733. #define UCDORM              (0x08)    /* Dormant (Sleep) Mode */

  1735. #define UCTXADDR            (0x04)    /* Send next Data as Address */

  1737. #define UCTXBRK             (0x02)    /* Send next Data as Break */

  1739. #define UCSWRST             (0x01)    /* USCI Software Reset */



  1743. // SPI-Mode Bits

  1745. //#define res               (0x20)    /* reserved */

  1747. //#define res               (0x10)    /* reserved */

  1749. //#define res               (0x08)    /* reserved */

  1751. //#define res               (0x04)    /* reserved */

  1753. //#define res               (0x02)    /* reserved */



  1757. // I2C-Mode Bits

  1759. //#define res               (0x20)    /* reserved */

  1761. #define UCTR                (0x10)    /* Transmit/Receive Select/Flag */

  1763. #define UCTXNACK            (0x08)    /* Transmit NACK */

  1765. #define UCTXSTP             (0x04)    /* Transmit STOP */

  1767. #define UCTXSTT             (0x02)    /* Transmit START */

  1769. #define UCSSEL_0            (0x00)    /* USCI 0 Clock Source: 0 */

  1771. #define UCSSEL_1            (0x40)    /* USCI 0 Clock Source: 1 */

  1773. #define UCSSEL_2            (0x80)    /* USCI 0 Clock Source: 2 */

  1775. #define UCSSEL_3            (0xC0)    /* USCI 0 Clock Source: 3 */



  1779. #define UCBRF3              (0x80)    /* USCI First Stage Modulation Select 3 */

  1781. #define UCBRF2              (0x40)    /* USCI First Stage Modulation Select 2 */

  1783. #define UCBRF1              (0x20)    /* USCI First Stage Modulation Select 1 */

  1785. #define UCBRF0              (0x10)    /* USCI First Stage Modulation Select 0 */

  1787. #define UCBRS2              (0x08)    /* USCI Second Stage Modulation Select 2 */

  1789. #define UCBRS1              (0x04)    /* USCI Second Stage Modulation Select 1 */

  1791. #define UCBRS0              (0x02)    /* USCI Second Stage Modulation Select 0 */

  1793. #define UCOS16              (0x01)    /* USCI 16-times Oversampling enable */



  1797. #define UCBRF_0             (0x00)    /* USCI First Stage Modulation: 0 */

  1799. #define UCBRF_1             (0x10)    /* USCI First Stage Modulation: 1 */

  1801. #define UCBRF_2             (0x20)    /* USCI First Stage Modulation: 2 */

  1803. #define UCBRF_3             (0x30)    /* USCI First Stage Modulation: 3 */

  1805. #define UCBRF_4             (0x40)    /* USCI First Stage Modulation: 4 */

  1807. #define UCBRF_5             (0x50)    /* USCI First Stage Modulation: 5 */

  1809. #define UCBRF_6             (0x60)    /* USCI First Stage Modulation: 6 */

  1811. #define UCBRF_7             (0x70)    /* USCI First Stage Modulation: 7 */

  1813. #define UCBRF_8             (0x80)    /* USCI First Stage Modulation: 8 */

  1815. #define UCBRF_9             (0x90)    /* USCI First Stage Modulation: 9 */

  1817. #define UCBRF_10            (0xA0)    /* USCI First Stage Modulation: A */

  1819. #define UCBRF_11            (0xB0)    /* USCI First Stage Modulation: B */

  1821. #define UCBRF_12            (0xC0)    /* USCI First Stage Modulation: C */

  1823. #define UCBRF_13            (0xD0)    /* USCI First Stage Modulation: D */

  1825. #define UCBRF_14            (0xE0)    /* USCI First Stage Modulation: E */

  1827. #define UCBRF_15            (0xF0)    /* USCI First Stage Modulation: F */



  1831. #define UCBRS_0             (0x00)    /* USCI Second Stage Modulation: 0 */

  1833. #define UCBRS_1             (0x02)    /* USCI Second Stage Modulation: 1 */

  1835. #define UCBRS_2             (0x04)    /* USCI Second Stage Modulation: 2 */

  1837. #define UCBRS_3             (0x06)    /* USCI Second Stage Modulation: 3 */

  1839. #define UCBRS_4             (0x08)    /* USCI Second Stage Modulation: 4 */

  1841. #define UCBRS_5             (0x0A)    /* USCI Second Stage Modulation: 5 */

  1843. #define UCBRS_6             (0x0C)    /* USCI Second Stage Modulation: 6 */

  1845. #define UCBRS_7             (0x0E)    /* USCI Second Stage Modulation: 7 */



  1849. #define UCLISTEN            (0x80)    /* USCI Listen mode */

  1851. #define UCFE                (0x40)    /* USCI Frame Error Flag */

  1853. #define UCOE                (0x20)    /* USCI Overrun Error Flag */

  1855. #define UCPE                (0x10)    /* USCI Parity Error Flag */

  1857. #define UCBRK               (0x08)    /* USCI Break received */

  1859. #define UCRXERR             (0x04)    /* USCI RX Error Flag */

  1861. #define UCADDR              (0x02)    /* USCI Address received Flag */

  1863. #define UCBUSY              (0x01)    /* USCI Busy Flag */

  1865. #define UCIDLE              (0x02)    /* USCI Idle line detected Flag */



  1869. //#define res               (0x80)    /* reserved */

  1871. //#define res               (0x40)    /* reserved */

  1873. //#define res               (0x20)    /* reserved */

  1875. //#define res               (0x10)    /* reserved */

  1877. #define UCNACKIE            (0x08)    /* NACK Condition interrupt enable */

  1879. #define UCSTPIE             (0x04)    /* STOP Condition interrupt enable */

  1881. #define UCSTTIE             (0x02)    /* START Condition interrupt enable */

  1883. #define UCALIE              (0x01)    /* Arbitration Lost interrupt enable */



  1887. #define UCSCLLOW            (0x40)    /* SCL low */

  1889. #define UCGC                (0x20)    /* General Call address received Flag */

  1891. #define UCBBUSY             (0x10)    /* Bus Busy Flag */

  1893. #define UCNACKIFG           (0x08)    /* NAK Condition interrupt Flag */

  1895. #define UCSTPIFG            (0x04)    /* STOP Condition interrupt Flag */

  1897. #define UCSTTIFG            (0x02)    /* START Condition interrupt Flag */

  1899. #define UCALIFG             (0x01)    /* Arbitration Lost interrupt Flag */



  1903. #define UCIRTXPL5           (0x80)    /* IRDA Transmit Pulse Length 5 */

  1905. #define UCIRTXPL4           (0x40)    /* IRDA Transmit Pulse Length 4 */

  1907. #define UCIRTXPL3           (0x20)    /* IRDA Transmit Pulse Length 3 */

  1909. #define UCIRTXPL2           (0x10)    /* IRDA Transmit Pulse Length 2 */

  1911. #define UCIRTXPL1           (0x08)    /* IRDA Transmit Pulse Length 1 */

  1913. #define UCIRTXPL0           (0x04)    /* IRDA Transmit Pulse Length 0 */

  1915. #define UCIRTXCLK           (0x02)    /* IRDA Transmit Pulse Clock Select */

  1917. #define UCIREN              (0x01)    /* IRDA Encoder/Decoder enable */



  1921. #define UCIRRXFL5           (0x80)    /* IRDA Receive Filter Length 5 */

  1923. #define UCIRRXFL4           (0x40)    /* IRDA Receive Filter Length 4 */

  1925. #define UCIRRXFL3           (0x20)    /* IRDA Receive Filter Length 3 */

  1927. #define UCIRRXFL2           (0x10)    /* IRDA Receive Filter Length 2 */

  1929. #define UCIRRXFL1           (0x08)    /* IRDA Receive Filter Length 1 */

  1931. #define UCIRRXFL0           (0x04)    /* IRDA Receive Filter Length 0 */

  1933. #define UCIRRXPL            (0x02)    /* IRDA Receive Input Polarity */

  1935. #define UCIRRXFE            (0x01)    /* IRDA Receive Filter enable */



  1939. //#define res               (0x80)    /* reserved */

  1941. //#define res               (0x40)    /* reserved */

  1943. #define UCDELIM1            (0x20)    /* Break Sync Delimiter 1 */

  1945. #define UCDELIM0            (0x10)    /* Break Sync Delimiter 0 */

  1947. #define UCSTOE              (0x08)    /* Sync-Field Timeout error */

  1949. #define UCBTOE              (0x04)    /* Break Timeout error */

  1951. //#define res               (0x02)    /* reserved */

  1953. #define UCABDEN             (0x01)    /* Auto Baud Rate detect enable */



  1957. #define UCGCEN              (0x8000u)  /* I2C General Call enable */

  1959. #define UCOA9               (0x0200u)  /* I2C Own Address 9 */

  1961. #define UCOA8               (0x0100u)  /* I2C Own Address 8 */

  1963. #define UCOA7               (0x0080u)  /* I2C Own Address 7 */

  1965. #define UCOA6               (0x0040u)  /* I2C Own Address 6 */

  1967. #define UCOA5               (0x0020u)  /* I2C Own Address 5 */

  1969. #define UCOA4               (0x0010u)  /* I2C Own Address 4 */

  1971. #define UCOA3               (0x0008u)  /* I2C Own Address 3 */

  1973. #define UCOA2               (0x0004u)  /* I2C Own Address 2 */

  1975. #define UCOA1               (0x0002u)  /* I2C Own Address 1 */

  1977. #define UCOA0               (0x0001u)  /* I2C Own Address 0 */



  1981. #define UCSA9               (0x0200u)  /* I2C Slave Address 9 */

  1983. #define UCSA8               (0x0100u)  /* I2C Slave Address 8 */

  1985. #define UCSA7               (0x0080u)  /* I2C Slave Address 7 */

  1987. #define UCSA6               (0x0040u)  /* I2C Slave Address 6 */

  1989. #define UCSA5               (0x0020u)  /* I2C Slave Address 5 */

  1991. #define UCSA4               (0x0010u)  /* I2C Slave Address 4 */

  1993. #define UCSA3               (0x0008u)  /* I2C Slave Address 3 */

  1995. #define UCSA2               (0x0004u)  /* I2C Slave Address 2 */

  1997. #define UCSA1               (0x0002u)  /* I2C Slave Address 1 */

  1999. #define UCSA0               (0x0001u)  /* I2C Slave Address 0 */



  2003. /************************************************************

  2005. * WATCHDOG TIMER

  2007. ************************************************************/

  2009. #define __MSP430_HAS_WDT__            /* Definition to show that Module is available */



  2013. #define WDTCTL_             (0x0120u)  /* Watchdog Timer Control */

  2015. DEFW(   WDTCTL            , WDTCTL_)

  2017. /* The bit names have been prefixed with "WDT" */

  2019. #define WDTIS0              (0x0001u)

  2021. #define WDTIS1              (0x0002u)

  2023. #define WDTSSEL             (0x0004u)

  2025. #define WDTCNTCL            (0x0008u)

  2027. #define WDTTMSEL            (0x0010u)

  2029. #define WDTNMI              (0x0020u)

  2031. #define WDTNMIES            (0x0040u)

  2033. #define WDTHOLD             (0x0080u)



  2037. #define WDTPW               (0x5A00u)



  2041. /* WDT-interval times [1ms] coded with Bits 0-2 */

  2043. /* WDT is clocked by fSMCLK (assumed 1MHz) */

  2045. #define WDT_MDLY_32         (WDTPW+WDTTMSEL+WDTCNTCL)                         /* 32ms interval (default) */

  2047. #define WDT_MDLY_8          (WDTPW+WDTTMSEL+WDTCNTCL+WDTIS0)                  /* 8ms     " */

  2049. #define WDT_MDLY_0_5        (WDTPW+WDTTMSEL+WDTCNTCL+WDTIS1)                  /* 0.5ms   " */

  2051. #define WDT_MDLY_0_064      (WDTPW+WDTTMSEL+WDTCNTCL+WDTIS1+WDTIS0)           /* 0.064ms " */

  2053. /* WDT is clocked by fACLK (assumed 32KHz) */

  2055. #define WDT_ADLY_1000       (WDTPW+WDTTMSEL+WDTCNTCL+WDTSSEL)                 /* 1000ms  " */

  2057. #define WDT_ADLY_250        (WDTPW+WDTTMSEL+WDTCNTCL+WDTSSEL+WDTIS0)          /* 250ms   " */

  2059. #define WDT_ADLY_16         (WDTPW+WDTTMSEL+WDTCNTCL+WDTSSEL+WDTIS1)          /* 16ms    " */

  2061. #define WDT_ADLY_1_9        (WDTPW+WDTTMSEL+WDTCNTCL+WDTSSEL+WDTIS1+WDTIS0)   /* 1.9ms   " */

  2063. /* Watchdog mode -> reset after expired time */

  2065. /* WDT is clocked by fSMCLK (assumed 1MHz) */

  2067. #define WDT_MRST_32         (WDTPW+WDTCNTCL)                                  /* 32ms interval (default) */

  2069. #define WDT_MRST_8          (WDTPW+WDTCNTCL+WDTIS0)                           /* 8ms     " */

  2071. #define WDT_MRST_0_5        (WDTPW+WDTCNTCL+WDTIS1)                           /* 0.5ms   " */

  2073. #define WDT_MRST_0_064      (WDTPW+WDTCNTCL+WDTIS1+WDTIS0)                    /* 0.064ms " */

  2075. /* WDT is clocked by fACLK (assumed 32KHz) */

  2077. #define WDT_ARST_1000       (WDTPW+WDTCNTCL+WDTSSEL)                          /* 1000ms  " */

  2079. #define WDT_ARST_250        (WDTPW+WDTCNTCL+WDTSSEL+WDTIS0)                   /* 250ms   " */

  2081. #define WDT_ARST_16         (WDTPW+WDTCNTCL+WDTSSEL+WDTIS1)                   /* 16ms    " */

  2083. #define WDT_ARST_1_9        (WDTPW+WDTCNTCL+WDTSSEL+WDTIS1+WDTIS0)            /* 1.9ms   " */



  2087. /* INTERRUPT CONTROL */

  2089. /* These two bits are defined in the Special Function Registers */

  2091. /* #define WDTIE               0x01 */

  2093. /* #define WDTIFG              0x01 */



  2097. /************************************************************

  2099. * Calibration Data in Info Mem

  2101. ************************************************************/



  2105. #ifndef __DisableCalData



  2109. #define CALDCO_16MHZ_         (0x10F8u)  /* DCOCTL  Calibration Data for 16MHz */

  2111. READ_ONLY DEFC( CALDCO_16MHZ     , CALDCO_16MHZ_)

  2113. #define CALBC1_16MHZ_         (0x10F9u)  /* BCSCTL1 Calibration Data for 16MHz */

  2115. READ_ONLY DEFC( CALBC1_16MHZ     , CALBC1_16MHZ_)

  2117. #define CALDCO_12MHZ_         (0x10FAu)  /* DCOCTL  Calibration Data for 12MHz */

  2119. READ_ONLY DEFC( CALDCO_12MHZ     , CALDCO_12MHZ_)

  2121. #define CALBC1_12MHZ_         (0x10FBu)  /* BCSCTL1 Calibration Data for 12MHz */

  2123. READ_ONLY DEFC( CALBC1_12MHZ     , CALBC1_12MHZ_)

  2125. #define CALDCO_8MHZ_          (0x10FCu)  /* DCOCTL  Calibration Data for 8MHz */

  2127. READ_ONLY DEFC( CALDCO_8MHZ      , CALDCO_8MHZ_)

  2129. #define CALBC1_8MHZ_          (0x10FDu)  /* BCSCTL1 Calibration Data for 8MHz */

  2131. READ_ONLY DEFC( CALBC1_8MHZ      , CALBC1_8MHZ_)

  2133. #define CALDCO_1MHZ_          (0x10FEu)  /* DCOCTL  Calibration Data for 1MHz */

  2135. READ_ONLY DEFC( CALDCO_1MHZ      , CALDCO_1MHZ_)

  2137. #define CALBC1_1MHZ_          (0x10FFu)  /* BCSCTL1 Calibration Data for 1MHz */

  2139. READ_ONLY DEFC( CALBC1_1MHZ      , CALBC1_1MHZ_)



  2143. #endif /* #ifndef __DisableCalData */



  2147. /************************************************************

  2149. * Interrupt Vectors (offset from 0xFFE0)

  2151. ************************************************************/



  2155. #define PORT1_VECTOR        (2 * 2u)  /* 0xFFE4 Port 1 */

  2157. #define PORT2_VECTOR        (3 * 2u)  /* 0xFFE6 Port 2 */

  2159. #define ADC10_VECTOR        (5 * 2u)  /* 0xFFEA ADC10 */

  2161. #define USCIAB0TX_VECTOR    (6 * 2u)  /* 0xFFEC USCI A0/B0 Transmit */

  2163. #define USCIAB0RX_VECTOR    (7 * 2u)  /* 0xFFEE USCI A0/B0 Receive */

  2165. #define TIMERA1_VECTOR      (8 * 2u)  /* 0xFFF0 Timer A CC1-2, TA */

  2167. #define TIMERA0_VECTOR      (9 * 2u)  /* 0xFFF2 Timer A CC0 */

  2169. #define WDT_VECTOR          (10 * 2u) /* 0xFFF4 Watchdog Timer */

  2171. #define TIMERB1_VECTOR      (12 * 2u) /* 0xFFF8 Timer B CC1-2, TB */

  2173. #define TIMERB0_VECTOR      (13 * 2u) /* 0xFFFA Timer B CC0 */

  2175. #define NMI_VECTOR          (14 * 2u) /* 0xFFFC Non-maskable */

  2177. #define RESET_VECTOR        (15 * 2u) /* 0xFFFE Reset [Highest Priority] */



  2181. /************************************************************

  2183. * End of Modules

  2185. ************************************************************/

  2187. #pragma language=default



  2191. #endif /* #ifndef __msp430x22x4 */
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沙发
ID:186637 发表于 2018-11-29 13:49 | 只看该作者
谢谢分享！学习学习！
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