今天看了很多博主写的关于verilog中的timescale的东西，收获很多。将大家的东西转载一下，并加点自己的整理东西。
在Verilog HDL 模型中，所有时延都用单位时间表述。使用`timescale编译器指令将时间单位与实际时间相关联。该指令用于定义时延的单位和时延精度。`timescale编译器指令格式为：
imescale time_unit / time_precision
time_unit 和time_precision 由值1、10、和100以及单位s、ms、us、ns、ps和fs组成。例如：
`imescale 1ns/100ps
表示时延单位为1ns, 时延精度为100ps。`timescale 编译器指令在模块说明外部出现, 并且影响后面所有的时延值。例如:
`timescale 1ns/ 100ps
MODULE AndFunc (Z, A, B);
OUTPUT Z;
input A, B;
and # (5.22, 6.17 ) Al (Z, A, B);
//规定了上升及下降时延值。
endMODULE
编译器指令定义时延以ns为单位，并且时延精度为1/10 ns（100 ps）。因此，时延值5.22对应5.2 ns, 时延6.17对应6.2 ns。如果用如下的`timescale程序指令代替上例中的编译器指令,
`timescale 10ns/1ns
那么5.22对应52ns, 6.17对应62ns。
在编译过程中，`timescale指令影响这一编译器指令后面所有模块中的时延值，直至遇到另一个`timescale指令或`resetall指令。当一个设计中的多个模块带有自身的`timescale编译指令时将发生什么？在这种情况下，模拟器总是定位在所有模块的最小时延精度上，并且所有时延都相应地换算为最小时延精度。
(以下转自另一篇文章：)
在verilog中是没有默认timescale的。一个没有指定timescale的verilog模块就有可能错误的继承了前面编译模块的无效timescale参数。
所以在verilog的LRM中推荐“在每个module的前面指定`timescale,并且相应的在最后加一个`resetall来确保timescale的局部有效”
在编译过程中，`timescale指令影响这一编译器指令后面所有模块中的时延值，直至遇到另一个`timescale指令或`resetall指令。当一个设计中的多个模块带有自身的`timescale编译指令时将发生什么？在这种情况下，模拟器总是定位在所有模块的最小时延精度上，并且所有时延都相应地换算为最小时延精度。例如，
`timescale 1ns/ 100ps
MODULE AndFunc (Z, A, B);
OUTPUT Z;
input A, B;
and # (5.22, 6.17 ) Al (Z, A, B);
endMODULE
`timescale 10ns/ 1ns
MODULE TB;
reg PutA, PutB;
WIRE GetO;
initial
begin
PutA = 0;
PutB = 0;
#5.21 PutB = 1;
#10.4 PutA = 1;
#15 PutB = 0;
end
AndFunc AF1(GetO, PutA, PutB);
endMODULE
在这个例子中，每个模块都有自身的`timescale编译器指令。`timescale编译器指令第一次应用于时延。因此，在第一个模块中，5.22对应5.2 ns, 6.17对应6.2 ns; 在第二个模块中5.21对应52 ns, 10.4对应104 ns, 15对应150 ns。如果仿真模块TB，设计中的所有模块最小时间精度为100 ps。因此，所有延迟（特别是模块TB中的延迟）将换算成精度为100 ps。延迟52 ns现在对应520*100 ps，104对应1040*100 ps，150对应1500*100 ps。更重要的是，仿真使用100 ps为时间精度。如果仿真模块AndFunc，由于模块TB不是模块AddFunc的子模块，模块TB中的`timescale程序指令将不再有效。
为了确认这种用法，我编写了一个小小的包含两个模块module_a和module_b的testbench，其中module_a,module_b与testbench指定了不同的timescale精度。通过simulation的波形可以发现,Simulator的确在不同的module中使用了不同的times精度。
代码如下：
文件名：module_a.v
`timescale 100ps/1ps
module module_a (clk) ;
input clk;
wire clk_a ;
assign #5 clk_a = clk;
endmodule
`resetall
文件名：module_b.v
`timescale 10ps/1ps
module module_b (clk) ;
input clk;
wire clk_b ;
assign #5 clk_b = clk;
endmodule
`resetall
文件名：testbench.v
`timescale 1ns/10ps
module tb();
reg clk;
initial begin
clk = 0;
end
initial
begin
$fsdbDumpvars;
#12 $finish;
end
always begin
#1 clk = ~clk;
end
module_a a_inst(clk);
module_b b_inst(clk);
endmodule
针对这三个文件，进行不同的修改，得到不同的波形：
对应源文件生成的波形图如下：
另： 注意使用timescale时，前面为" ` "，体现在键盘上为数字键“1”前的按键，否则，编译时会出现以下问题：
** Error: src/counter16_tb.v(6): near "'t": Illegal base specifier in numeric constant.
** Error: src/counter16_tb.v(6): near "'t": expecting: LIBRARY CONFIG
** Error: src/counter16_tb.v(6): Expecting numeric digits.
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