Verilog中，顺序执行与非阻塞赋值

ID:86860 · 发表于 2015-7-26 02:08

顺序语句是执行完一句再执行下一句，如果有非阻塞就要按照并行处理，再说几个概念：
并行，顺序：verilog主要的模块之间都是并行执行的，例如各个always之间、always与assign之间、assign之间，如果你在一个always中要对a赋值，而在另一个always中要使用a的值，这时候就要注意了，两者并行的，处理先后不能确定。你当前处理的a，是这个时钟被赋值的还是上一时钟被赋值的，意义可能完全不同，这就是并行需要考虑的问题。
而在always内部，一般使用了begin...end。这里面的内容都是顺序执行的，比如b=a； c=b，先执行一条，再执行下一条，那就是c=a了如果里面有两组if/else，就是先执行前一组，再执行后一组。但是如果是非阻塞，那就要特殊对待，多个非阻塞赋值是在一个块结束时一起执行的，比如b<=a； c<=b，那就跟之前不同了，当执行c<=b 时b还没有变化成a的值，因此这个赋值的结果是b被赋值前的值，这两条语句其实是独立的、并行的。好处是放得先后顺序没关系，只要在一个块内，随便写。这个不是很好理解，怎么说了begin...end之间是顺序，到了非阻塞就又变成并行执行的呢。不好理解也没办法， verilog就是这样，先告诉你是这样的，然后又告诉你这样行不通，习惯就好了，另外掌握几条原则：组合逻辑用阻塞赋值，时序逻辑用非阻塞赋值，同一个模块中不要既用阻塞又用非阻塞...

帐号		自动登录	找回密码
密码			立即注册