ise报错 < NET "USB_CLK" CLOCK_DEDICATED_ROUTE = FALSE

ID:99624 · 发表于 2015-12-27 03:35

一段时间没写程序了，昨晚找出以前写的一个verilog程序试试手。
我定义了一个输入信号USB_CLK，综合没有问题，布线的时候出错了，说明程序应该没有问题，可能是管脚分配的错误。我查看了ucf文件，管脚分配没什么问题啊，当时没找到原因。
今天早上又调这个程序，根据错误信息终于找到了问题所在，always @(posedgeUSB_CLK)，很显然ise把USB_CLK当做了一个时钟信号，时钟信号必须分配到时钟信号管脚，而实际USB_CLK对应的管脚是一个按键输入信号，所以布线时报错。解决的方法很简单，就是在ucf中加入NET"USB_CLK" CLOCK_DEDICATED_ROUTE = FALSE;

ID:331821 · 发表于 2020-1-26 23:41

你好，（我是初学者），想请教个问题，在always @()括号内的边沿变化，都会被视为时钟信号吗，如果是自定义的RST之类的呢

ID:388929 · 发表于 2020-2-25 16:18

zhang980823 发表于 2020-1-26 23:41
你好，（我是初学者），想请教个问题，在always @()括号内的边沿变化，都会被视为时钟信号吗，如果是自定义 ...

我也初学呀，共勉呢

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