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8位加法计数器 vhdl程序
- module cnt10 (clk,rst,en,load,cout,dout,data);
- input clk,rst,en,load;
- input[7:0] data;
- output[7:0] dout;
- output cout;
- reg[7:0] q1; reg cout;
- assign dout = q1;
- always @(posedge clk or negedge rst or negedge load)
- begin
- if (!rst) q1 <= 0;
- else if (!load) q1 <= data;
- else if (en) begin
-
-
- if (q1<9) q1<=q1+1;
- else q1 <= 8'b00000000; end
- end
- always @(q1)
- if (q1==4'h9) cout = 1'b1;
- else cout = 1'b0;
- endmodule
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