分频器Verilog设计

1、掌握分频器的设计原理；

2、用HDL语言设计分频器。

分频器与计数器类似，也是要对时钟脉冲进行计数，但其输出的不是对时钟脉冲个数的计数值，而是其频率与时钟的频率成固定比例关系的脉冲信号。整数分频是所有分频器中最简单，最容易实现的。我们只需要通过计数器计数就完全可以实现。如整数N分频，就可以通过待分频的时钟触发计数器计数当计数从0计数到N/2-1时，输出时钟进行反转，并使计数器在下一个时钟从0开始重新计数，如此循环就可以实现任意的等占空比或占空比近似为50%的整数分频。

设计一个分频输出信号的占空比近似为50%的分频器，将50MHz输入时钟分频为1Hz时钟，在试验箱EXT_B_A1_1端口输出，并用示波器观察输出波形。