本帖最后由 WeTiGY 于 2016-11-25 23:28 编辑
实验六 步长可变的加减计数器一、实验目的 1、掌握加减法计数器以及特殊功能计数器的设计原理; 2、用HDL语言设计多功能计数器。 二、硬件需求 EDA/SOPC实验箱一台。 三、实验原理 计数器的步长是指计数器每次的改变量。在很多应用场合,都希望计数器的步长可变。所谓步长可变,也就是计数器的步长是一个不定值,具体是多少是要靠外部干预的,比如外部给定其步长为5,那么该计数器每次要么增加5,要么减少5,也就是说计数器每次的改变量是5。这种步长可变的计数器才具有一定的实际意义,比如在直接数字频率合成DDFS中的地址累加器就是一个步长可变的递增计数器。 四、实验内容 本实验要完成的任务就是设计一个8位的计数器,步长的改变量要求从0~15,实验中用拨挡开关模块的SW1A~SW4A来作为步长改变量的输入,用按键F1来控制计数器的增减,具体要求为:当F1输入为高时,计数器为步长可变的加计数器;当F1输入为低时,计数器为步长可变的减计数器。计数器输出的Q值用七段数码管模块来表示。实验中计数器的时钟频率为了便于眼睛观察,同上个实验一样用1Hz的时钟。
第一个为分频模块:
- module divider_module
- (
- CLK,f_Out
- );
- input CLK;
- output f_Out;
-
- parameter T1s=26'd50_000_000;
- reg [25:0]Count1;
-
- always @ ( posedge CLK )
- if( Count1 == T1s)
- Count1 <= 26'd0;
- else
- Count1 <= Count1 + 1'b1;
-
- reg rf_Out;
- always @ ( posedge CLK )
- if( Count1 >= 26'd0 && Count1 <= 26'd25_000_000)
- rf_Out <= 1'b0;
- else
- rf_Out <= 1'b1;
- assign f_Out = rf_Out;
- endmodule
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第二个为数码管模块:
- module hex_module
- (
- f_Out,hex_one,hex_two,Q
- );
- input f_Out;
- input [7:0] Q;
- output [6:0] hex_one;
- output [6:0] hex_two;
- parameter _0=7'b0000001, _1=7'b1111001, _2=7'b0010010, _3=7'b0000011, _4=7'b1001100, _5=7'b0100100,
- _6=7'b0100000, _7=7'b0001111, _8=7'b0000000, _9=7'b0000100, _A=7'b0001000, _B=7'b1100000,
- _C=7'b0110001, _D=7'b1000010, _E=7'b0110000, _F=7'b0111000;
-
- reg [7:0] i;
- reg [7:0] u;
- reg [6:0] rhex_one;
- reg [6:0] rhex_two;
- always@(posedge f_Out)
- begin
- i<=Q>>4;
- case(i)
- 8'd0 : rhex_one<=_0; //0
- 8'd1 : rhex_one<=_1; //1
- 8'd2 : rhex_one<=_2; //2
- 8'd3 : rhex_one<=_3; //3
- 8'd4 : rhex_one<=_4; //4
- 8'd5 : rhex_one<=_5; //5
- 8'd6 : rhex_one<=_6; //6
- 8'd7 : rhex_one<=_7; //7
- 8'd8 : rhex_one<=_8; //8
- 8'd9 : rhex_one<=_9; //9
- 8'd10: rhex_one<=_A; //A
- 8'd11: rhex_one<=_B; //B
- 8'd12: rhex_one<=_C; //C
- 8'd13: rhex_one<=_D; //D
- 8'd14: rhex_one<=_E; //E
- 8'd15: rhex_one<=_F; //F
-
- default: rhex_one<=_F; //F
- endcase
- u<=Q&8'h0f;
- case(u)
- 8'd0 : rhex_one<=_0; //0
- 8'd1 : rhex_one<=_1; //1
- 8'd2 : rhex_one<=_2; //2
- 8'd3 : rhex_one<=_3; //3
- 8'd4 : rhex_one<=_4; //4
- 8'd5 : rhex_one<=_5; //5
- 8'd6 : rhex_one<=_6; //6
- 8'd7 : rhex_one<=_7; //7
- 8'd8 : rhex_one<=_8; //8
- 8'd9 : rhex_one<=_9; //9
- 8'd10: rhex_one<=_A; //A
- 8'd11: rhex_one<=_B; //B
- 8'd12: rhex_one<=_C; //C
- 8'd13: rhex_one<=_D; //D
- 8'd14: rhex_one<=_E; //E
- 8'd15: rhex_one<=_F; //F
-
- default: rhex_one<=_F; //F
- endcase
- end
- assign hex_one=rhex_one;
- assign hex_two=rhex_two;
- endmodule
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第三个为计数模块:
- module ecount_module
- (
- f_Out,F1,D,Q
- );
- input f_Out;
- input F1;
- input [3:0] D;
- output [7:0] Q;
-
- reg [7:0] Q;
- always@(posedge f_Out)
- case(F1)
- 1'b1: begin
- if(Q<8'd255) Q<=Q+D;
- else Q<=8'b0;
- end
- 1'b0: begin
- if(Q>8'd0) Q<=Q-D;
- else Q<=8'd255;
- end
- default: Q<=8'd255;
- endcase
- endmodule
-
-
-
-
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第四个为顶层模块:
- module top_module
- (
- CLK,F1,D,hex_one,hex_two
- );
- input CLK;
- input F1;
- input [3:0] D;
- output [6:0] hex_one;
- output [6:0] hex_two;
-
- divider_module u1
- (
- .CLK(CLK),
- .f_Out(f_Out)
- );
-
- wire f_Out;
- ecount_module u2
- (
- .f_Out(f_Out),
- .D(D),
- .F1(F1),
- .Q(Q)
- );
-
- wire [7:0] Q;
- hex_module u3
- (
- .f_Out(f_Out),
- .hex_one(hex_one),
- .hex_two(hex_two),
- .Q(Q)
- );
-
- endmodule
复制代码
注:仿真使用20分频
仿真图:
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