数字通信系统中位同步时钟提取的改进设计

正文摘要:

摘 要:提出了一种提取位同步时钟的改进方法， 通过在数字锁相环的鉴相器和控制器之间添加数字滤波器， 减少了同步锁定后的抖动现象和随机噪声引起的相位抖动现象 使用 FPGA 芯片 采用 VHDL 硬件描述语言完成了系统设 ...