需要的下载,要的加qq904145928
prj为工程文件存放目录
rtl为verilog可综合代码
img为设计相关图片存放目录(主要为了方便后期写文档)
doc为设计相关文档存放目录
testbench为对应的testbench存放目录
prj文件夹下的ip文件夹存放quartus ii中生成的ip核文件
单片机源程序如下:
- `timescale 1ns/1ns
- `define clock_period 20
- module Hello_tb;
-
- reg Clk;
- reg Rst_n;
- reg [7:0]ASCII;
-
- wire led;
-
- Hello Hello0(
- .Clk(Clk),
- .Rst_n(Rst_n),
- .data(ASCII),
- .led(led)
- );
-
- initial Clk = 1;
- always#(`clock_period/2)Clk = ~Clk;
-
- initial begin
- Rst_n = 0;
- ASCII = 0;
- #(`clock_period*200);
- Rst_n = 1;
- #(`clock_period*200 + 1);
- forever begin
- ASCII = "I";
- #(`clock_period);
- ASCII = "A";
- #(`clock_period);
- ASCII = "M";
- #(`clock_period);
- ASCII = "X";
- #(`clock_period);
- ASCII = "i";
- #(`clock_period);
- ASCII = "a";
- #(`clock_period);
- ASCII = "o";
- #(`clock_period);
- ASCII = "M";
- #(`clock_period);
- ASCII = "e";
- #(`clock_period);
- ASCII = "i";
- #(`clock_period);
- ASCII = "g";
- #(`clock_period);
- ASCII = "e";
-
- #(`clock_period);
- ASCII = "H";
- #(`clock_period);
- ASCII = "E";
-
- #(`clock_period);
- ASCII = "M";
- #(`clock_period);
- ASCII = "l";
-
- #(`clock_period);
- ASCII = "H";
- #(`clock_period);
- ASCII = "E";
- #(`clock_period);
- ASCII = "L";
- #(`clock_period);
- ASCII = "L";
- #(`clock_period);
- ASCII = "O";
- #(`clock_period);
-
- ASCII = "H";
- #(`clock_period);
- ASCII = "e";
- #(`clock_period);
- ASCII = "l";
- ……………………
- …………限于本文篇幅 余下代码请从51黑下载附件…………
复制代码
所有资料51hei提供下载:
class8_FSM.rar
(236.5 KB, 下载次数: 7)
class2_MUX2.rar
(158.97 KB, 下载次数: 6)
|