Verilog DEs AES加密与解密代码 Quartus II可执行

Quartus II可执行的Verilog代码 实现DEs AES加密和解密


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2017-11-6 16:37 上传

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aes代码

部分代码：

1. //`timescale 1 ns/ 1 ps
   
2. module aes_top
   
3. (
   
4.   input clock,
   
5.   output reg  over
   
6.   //input rst,
   
7.   //input flag,
   
8.   //input [32:1] indata,
   
9.   //output [32:1] outdata
   
10. );
    
11. reg rst;
    
12. reg flag;
    
13. //reg [32:1] indata;
    
14. wire [32:1] outdata;
    
15. wire overkey;
    
16. wire overdecrp;
    
17. wire overcrp;
    
18. wire enkey,encrp,endecrp;
    
19. wire [128:1] crp_out;
    
20. wire [128:1] crp_in;
    
21. wire [128:1] keyin;
    
22. wire [128:1] key_out;
    
23. wire [4:1] rn_key;  
    
24. reg [4:1] state=4'h0;
    
25. integer i=0;
    
26. integer j=0;
    
27. parameter s0=4'h0,s1=4'h1,s2=4'h2,s3=4'h3,s4=4'h4,s5=4'h5,s6=4'h6;
    
28. //assign over=clock;
    
29. always @(posedge clock)
    
30. begin
    
31.         case(state)
    
32.         s0:
    
33.           begin
    
34.             rst=0;
    
35.                  flag=1;
    
36.                  state=s1;
    
37.                  over=0;
    
38.           end
    
39.         s1:
    
40.           begin
    
41.             rst=1;
    
42.                  state=s2;
    
43.           end
    
44.         s2:
    
45.           begin
    
46.             if(overcrp==1||overdecrp==1)
    
47.                   begin
    
48.                           if(i==100)
    
49.                           begin
    
50.                       over=1;
    
51.                                 i=0;
    
52.                            state=s3;
    
53.                           end
    
54.                           else if(i<100)
    
55.                           begin
    
56.                            i=i+1;
    
57.                                 state=s0;
    
58.                           end  
    
59.                   end
    
60.                  else
    
61.                    state=s2;
    
62.           end
    
63.          s3:
    
64.           begin
    
65.             over=1;
    
66.                  state=s4;
    
67.           end
    
68.          s4:
    
69.           begin
    
70.             over=1;
    
71.                  if(j==10)
    
72.                   begin
    
73.                      j=0;
    
74.                           state=s0;
    
75.                   end
    
76.                  else if(j<10)
    
77.                   begin
    
78.                     j=j+1;
    
79.                    state=s3;
    
80.                   end
    
81.           end
    
82.    endcase
    
83. end
    
84. 
    
85. regist regist
    
86. (
    
87.         //.indata(indata),
    
88.    .clock(clock),
    
89.         .rst(rst),
    
90.         .overkey(overkey),
    
91.         .flag(flag),
    
92.         .overcrpc(overcrp),
    
93.         .overcrpm(overdecrp),
    
94.         .outcrp(crp_out),
    
95.         .outdata(outdata),
    
96.         .data(crp_in),
    
97.         .key(keyin),
    
98.         .enkey(enkey),
    
99.         .encrpc(encrp),
    
100.         .encrpm(endecrp)
     
101. );
     
102. 
     
103. key_sub key_sub
     
104. (
     
105.         .keyin(keyin),
     
106.         .enkey(enkey),
     
107.         .rn(rn_key),
     
108.         .clock(clock),
     
109.         .overkey(overkey),
     
110.         .keyout(key_out)
     
111. );
     
112. 
     
113. crp_cl crp_cl
     
114. (
     
115.    .clock(clock),
     
116.         .encrp(encrp),
     
117.         .endecrp(endecrp),
     
118.         .datain(crp_in),
     
119.         .keyin(key_out),
     
120.         .rn_key(rn_key),
     
121.         .overcrp(overcrp),
     
122.         .overdecrp(overdecrp),
     
123.         .crp_out(crp_out)
     
124. );
     
125. 
     
126. endmodule

复制代码

aes128算法在ISE开发环境中工程源码:http://www.51hei.com/bbs/dpj-170082-1.html

DES代码

学习下

请问一下里面的各个文件都是做什么的

做FPGA 反编译么 ？

楼主可以解释一下aes_top.v中的四个状态吗，下面是状态s2的代码
s2:
          begin
            if(overcrp==1||overdecrp==1)       // 100次加密或解密？
                  begin
                          if(i==100)
                          begin
                      over=1;
                                i=0;
                           state=s3;
                          end
                          else if(i<100)
                          begin
                           i=i+1;
                                state=s0;
                          end  
                  end
                 else
                   state=s2;
          end
这个是重复加密100次吗？
其实没太理解变量 i 和变量 j 的作用

非常感谢！

请问支持哪个系列FPGA？