FPGA内部的时钟管理就显得越来越突出。两大FPGA厂商 ALTERA 和XILinx ，分别应用PLL技术和DLL技术来进行时钟管理。
以Cyclone III 为例， Cyclone III FPGA含有4个增强PLL，提供高级时钟管理功能，例如 动态重新配置、 级联能力、 可编
程相移、 外部时钟输出、 可编程占空比、 锁定探测、 扩谱输入时钟等，并对输入和输出时钟提供高
速差分支持。图1是Cyclone III FPGA PLL的结构图。
Positive、negative指的是差分时钟。单端时钟接在那个上面都可以。作为普通输入接口没有需要特别考虑的。
在 Xilinx 系列 FPGA 产品中，全局时钟网络是一种全局布线资源，它可以保证时钟信号到达各个目标逻辑单元的时延基本相同。其时钟分配树结构如图1所示。
图1.Xilinx FPGA全局时钟分配树结构 针对不同类型的器件，Xilinx公司提供的全局时钟网络在数量、性能等方面略有区别，下面以Virtex-4系列芯片为例，简单介绍FPGA全局时钟网络结构。 Virtex- 4系列FPGA利用1.2V、90nm三栅极氧化层技术制造而成，与前一代器件相比，具备灵活的时钟解决方案，多达80个独立时钟与20个数字时钟管理器，差分全局时钟控制技术将歪斜与抖动降至最低。以全铜工艺实现的全局时钟网络，加上专用时钟缓冲与驱动结构，从而可使全局时钟到达芯片内部所有的逻辑可配置单元，且I/O单元以及块RAM的时延和抖动最小，可满足高速同步电路对时钟触发沿的苛刻需求。
在FPGA设计中，FPGA全局时钟路径需要专用的时钟缓冲和驱动，具有最小偏移和最大扇出能力，因此最好的时钟方案是由专用的全局时钟输入引脚驱动的单个主时钟，去钟控设计项目中的每一个触发器。只要可能就应尽量在设计项目中采用全局时钟，因为对于一个设计项目来说，全局时钟是最简单和最可预测的时钟。 在软件代码中，可通过调用原语 IBUFGP来使用全局时钟。IBUFGP的基本用法是： IBUFGP U1(.I(clk_in), .O(clk_out)); 全局时钟网络对FPGA设计性能的影响很大，所以本书在第11章还会更深入、更全面地介绍全局时钟网络以及相关使用方法。 DCM模块的使用 1．DCM模块的组成和功能介绍
数字时钟管理模块（Digital Clock Manager，DCM）是基于Xilinx的其他系列器件所采用的数字延迟锁相环（DLL，Delay Locked Loop）模块。在时钟的管理与控制方面，DCM与DLL相比，功能更强大，使用更灵活。DCM的功能包括消除时钟的延时、频率的合成、时钟相位的调整等系统方面的需求。DCM的主要优点在于：①实现零时钟偏移（Skew），消除时钟分配延迟，并实现时钟闭环控制；②时钟可以映射到PCB上用于同步外部芯片，这样就减少了对外部芯片的要求，将芯片内外的时钟控制一体化，以利于系统设计。对于DCM模块来说，其关键参数为输入时钟频率范围、输出时钟频率范围、输入/输出时钟允许抖动范围等。 DCM共由四部分组成，如图2所示。其中最底层仍采用成熟的DLL模块；其次分别为数字频率合成器（DFS，Digital Frequency Synthesizer）、数字移相器（DPS，Digital Phase Shifter）和数字频谱扩展器（DSS，Digital Spread Spectrum）。不同的芯片模块的DCM输入频率范围是不同的，例如：。
图2 DCM功能块和相应的信号 1）DLL模块 DLL 主要由一个延时线和控制逻辑组成。延时线对时钟输入端CLKIN产生一个延时，时钟分布网线将该时钟分配到器件内的各个寄存器和时钟反馈端CLKFB；控制逻辑在反馈时钟到达时采样输入时钟以调整二者之间的偏差，实现输入和输出的零延时，如图3所示。具体工作原理是：控制逻辑在比较输入时钟和反馈时钟的偏差后，调整延时线参数，在输入时钟后不停地插入延时，直到输入时钟和反馈时钟的上升沿同步，锁定环路进入“锁定”状态，只要输入时钟不发生变化，输入时钟和反馈时钟就保持同步。DLL可以被用来实现一些电路以完善和简化系统级设计，如提供零传播延迟，低时钟相位差和高级时钟区域控制等。
图3 DLL简单模型示意图 在Xilinx芯片中，典型的DLL标准原型如图4所示，其管脚分别说明如下：
图4 Xilinx DLL的典型模型示意图 CLKIN（源时钟输入）：DLL输入时钟信号，通常来自IBUFG或BUFG。
CLKFB（反馈时钟输入）：DLL时钟反馈信号，该反馈信号必须源自CLK0或CLK2X，并通过IBUFG或BUFG相连。
RST（复位）：控制DLL的初始化，通常接地。
CLK0（同频信号输出）：与CLKIN无相位偏移；CLK90与CLKIN 有90度相位偏移；CLK180与CLKIN 有180度相位偏移；CLK270与CL KIN有270度相位偏移。
CLKDV（分频输出）：DLL输出时钟信号，是CLKIN的分频时钟信号。DLL支持的分频系数为1.5，2，2.5，3，4，5，8 和16。
CLK2X（两倍信号输出）：CLKIN的2倍频时钟信号。
LOCKED（输出锁存）：为了完成锁存，DLL可能要检测上千个时钟周期。当DLL完成锁存之后，LOCKED有效。 在FPGA 设计中，消除时钟的传输延迟，实现高扇出最简单的方法就是用DLL，把CLK0 与CLKFB相连即可。利用一个DLL可以实现2倍频输出，如图5所示。利用两个DLL 就可以实现4倍频输出，如图6所示。
图5 Xilinx DLL 2倍频典型模型示意图
图6 Xilinx DLL 4倍频典型模型示意图 2）数字频率合成器 DFS 可以为系统产生丰富的频率合成时钟信号，输出信号为CLKFB和CLKFX180，可提供输入时钟频率分数倍或整数倍的时钟输出频率方案，输出频率范围为 1.5～320 MHz（不同芯片的输出频率范围是不同的）。这些频率基于用户自定义的两个整数比值，一个是乘因子（CLKFX_ MULTIPLY），另外一个是除因子（CLKFX_ DIVIDE），输入频率和输出频率之间的关系为：
比如取CLKFX_MULTIPLY = 3，CLKFX_DIVIDE = 1，PCB上源时钟为100 MHz，通过DCM 3倍频后，就能驱动时钟频率在300 MHz的FPGA，从而减少了板上的时钟路径，简化板子的设计，提供更好的信号完整性。 3） 数字移相器 DCM 具有移动时钟信号相位的能力，因此能够调整I/O信号的建立和保持时间，能支持对其输出时钟进行0度、90度、180度、270度的相移粗调和相移细调。其中，相移细调对相位的控制可以达到1%输入时钟周期的精度（或者50 ps），并且具有补偿电压和温度漂移的动态相位调节能力。对DCM输出时钟的相位调整需要通过属性控制PHASE_SHIFT来设置。PS设置范围为 -255到+255，比如输入时钟为200 MHz，需要将输出时钟调整+ 0.9 ns的话，PS =（0.9ns/ 5ns）?56 = 46。如果PHASE_ SHIFT值是一个负数，则表示时钟输出应该相对于CLKIN向后进行相位移动；如果PHASE_SHIFT是一个正值，则表示时钟输出应该相对于 CLKIN向前进行相位移动。 移相用法的原理图与倍频用法的原理图很类似，只用把CLK2X输出端的输出缓存移到CLK90、CLK180或者CLK270端即可。利用原时钟和移相时钟与计数器相配合也可以产生相应的倍频。 4） 数字频谱合成器 Xilinx 公司第一个提出利用创新的扩频时钟技术来减少电磁干扰（EMI）噪声辐射的可编程解决方案。最先在FPGA中实现电磁兼容的EMIControl技术，是利用数字扩频技术（DSS）通过扩展输出时钟频率的频谱来降低电磁干扰，减少用户在电磁屏蔽上的投资。数字扩频（DSS）技术通过展宽输出时钟的频谱，来减少EMI和达到FCC要求。这一特点使设计者可极大地降低系统成本，使电路板重新设计的可能性降到最小，并不再需要昂贵的屏蔽，从而缩短了设计周期。 | 
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