来来回回做了快有一个星期了，总算把这VHDL的课程设计做好了。花了不少的心血，得好好总结一下。
首先，就这个扩频通信来说，我觉得还是挺有意义的，别的班做电子钟，我们来做扩频通信也不错。认真做好还是会有不少收获的。听邓洪波老师说，像移动基站和其他的很多通信的领域，许多就是做这类东西。听了之后就更想把它搞好了。
虽说是VHDL的课程设计，但难点并不在于VHDL，却是通信原理的知识。通信原理我学得不是很好，所以一开始做起来还是有点吃力。
记得是12号那天就开始写程序了，没日没夜写啊写，两天之后那个发送部分居然神奇的写好了，呵呵，还高兴了一会。第二天就连忙拿去实验室下载到芯片上试了一下，还比较走运，波形跟老师的那个比较吻合。还有就是那个COSTAS环，我还真没碰过它，就这样子好了，我也拿他没办法。之前还听说这COSTAS环是最难搞的，想不到——没难度
！！后来听老师说，其实所有的板，我都先把那COSTAS调好再给你们的。 晕。。。。。。还以为真那么运。。。。。 接下来几天就是悲据了。。。。。
发送部分做好了，自然就要做接收部分。
这接收的确实比较难去写，也不知如何入手去写，后来是跟同学讨论了一下，好像有点想法了，于是就开始写，第一步就写那锁相环，不是写，而是调用，QUARTUS里面就有得调用数字锁相环。然后就是仿真。失败！改一改，再仿真。失败中的失败！晕了，接着的每一次仿真都标志着一次悲据的发生，fail,fail,fail……这也太郁闷了吧，锁相环锁不了，也就说位同步做不出来，后面还做个鬼啊。当天晚上就郁闷到睡觉去了。
第二天都不想写了，但还得去写。不过我先丢下锁相环，做绝对码转换还有巴克码检测，这都比较简单，半天之内的事情。所以问题又回到锁相环上了，卡卡卡，又卡多了一天，接着我就直接用我自己的CPLD单独做了一个锁相环，再用啊标的逻辑分析仪去观察实际的波形。真见鬼，它居然莫名其妙的锁住了，你叫我怎么办。
后来发现，仿真不正确的原因有一方面是因为我习惯性的只观察仿真波形的前面一部分，偏偏他在前面锁不住，要过一段时间在后面才能锁住。原来逻辑分析仪是那么好用的，所以后面的调试，全靠它了！
好景不长，锁相环OK后，又遇到了个世纪大难题——三帧同步与三帧失步检测。果然又悲据了，搞了大半天，程序写出来一个，但我没拿去仿真，因为我自己感觉到仿真结果肯定是惨不忍睹的。算了，看有没更好的方法。然后和同学交流过一下，但是也没找到很好的解答。所以，这一天算是白活了。接下来一天，我干脆不做三帧同步，我就用一帧。一帧也不错嘛，一帧多好，一下子就写出来了，接着又花半天写好了解扩和一些乱七八糟的，这样下来就差不多弄好了。但还有个问题就是发现了在信息位里面含有了巴克码，这下子可够呛的了。必须是要改方案，也忘了怎么改的，居然又改好了，因为是之前帧同步用了一种偏方提取，自然出问题了，不过改过来就好了。于是就在2010年1月16号的下行，低速M序列又一次再现江湖了……高兴了一下，还和同学打了场篮球去了。很久没碰过，至少两个月了。
呵呵，这样一来，整个系统差不多就完成了，不过真有些投机取巧哦。因为要求是用三帧同步与三帧失步检测，但我只用了一帧。有点不好哦，呵呵，还是务实一点，三帧就三帧，怕什么。跟同学讨论了一下，又有想法了，立刻动手。再来一个下午，三帧同步，say byebye。
好了，终于到此为止了，我也有点累了。真的不想再做了……其实还有些地方可以完善，比如说我的那系统失步次数有点多了，可能是信道的原因吧，虽然老师说已经给我们调好，但我观察过它输出的波形还不是那么的好，所以我觉得如果能把这个搞好一点，那失步次数自然会降下来的，但估计也没时间去搞了。接下来又是高频的课程设计，听说是焊收音机，希望能顺利吧。
很感谢啊标借给我逻辑分析仪，没它，我在硬件上绝对是无从入手调试的。也感谢与我讨论的周超楠，大宝，森哥，还有兴颂，让我在理论上了解更多，学得更快。
但做这东西所花的时间远远超出自己限定的时间了。还有其他正事都被耽搁下来了……不过想了想程序是一句一句敲在电脑上，波形一个一个的看，0和1一个一个地去数，这成果也果值得高兴一下子的。
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