试用verilog设计74LS138译码器，其功能表如下表所示

功能表：

1、        源程序：
module ls138(g1,g2,sel,y);
input  g1,g2;
input  [2:0]   sel;
output [7:0]   y;
reg    [7:0]   y;
always@(g1,g2,sel)
begin
if(g2) y<=8'b11111111;
else if (!g1) y<=8'b11111111;
else
case(sel)
3'b000:y=8'b11111110;
3'b001:y=8'b11111101;
3'b010:y=8'b11111011;
3'b011:y=8'b11110111;
3'b100:y=8'b11101111;
3'b101:y=8'b11011111;
3'b110:y=8'b10111111;
3'b111:y=8'b01111111;
default y=8'b11111111;
endcase
end
endmodule
//仿真图



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2017-6-12 19:43 上传

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