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verilog的时钟信号产生

作者:chana   来源:chana的空间   点击数:  更新时间:2014年06月08日   【字体:

 

 
 
时钟激励的产生:
 
方式一:
 
    initial
         begin
              clkpci_33 = 0;
              clk53p125 = 0;  
          end
     always #9   clk53p125=~clk53p125;
     always #15  clkpci_33=~clkpci_33;
 
方式二:
 
      initial
 
begin 
 
      clk = 0;
 
              forever  #20 clk = ~clk;  
 
    end
 
方式三:
 
        always
 
             begin
 
              #20 clk = 0;
 
              #20 clk = 1;
 
      end
 
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