如何使用Libero IDE编写Verilog模块，并验证语法错误，最后综合，然后查看综合后的电路？

2.出来MSS配置控制器可以不用管它，如果需要配置也行，但是我们这里需要。我们将其关闭。

3. 打开Project Flow里的HDL Editor，如图一

 4. 选择Verilog source，输入模块名称。点击“OK”

 5. 编辑你的Verilog模块，完成后检查语法错误：右击->check HDL file

有错误修改，没错误保存。 

6. 保存之后再Libero IDE左边的“Design Explorer”里会出现刚刚编写的Verilog模块目录。选中它，右击出现快捷对话框，选中“Set As Root”，即将其作为顶层文件，你会发现这条目录变成黑体。 

 7. 这时点击“Project Flow”中的Synthesis，即综合。等Synplify Pro 打开之后啥都不用改，点击Run。

 8. 综合没有错误。这个时候我们就可以查看“RTL View”（下图左边按钮）和“Technology View”（下图右边按钮）。

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