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测试一个简单的流水灯代码，但怎么都仿真不出来，纠结半天终于找到问题所在，以下总结：
1.例化子模块时信号不完整，这次是缺少了led使能信号，伤不起啊；
2.vector wavform file文件仿真时，应该是clk单位（周期）尽量设置大一些，比如以几十ps或us为周期，切忌以1ps为周期，会产生时钟约束问题，时钟约束会在后续笔记中介绍；
今天不知怎么的，打字时光标会自动漂移，改天再说吧。
推荐Bingo大大的《从零开始走进 FPGA 世界》
问题一：如何用verilog语言实现RSTn接VCC的
解决方法：
在top_module.v中，
把module top_module
(
CLK, RSTn, LED
);中的RSTn去掉，因为上图中的RSTn实际上已经不是输入了，而是模块内部wire
将input RSTn;改为wire RSTn
再添加语句：assign RSTn =1'b1;
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