找回密码
 立即注册

QQ登录

只需一步,快速开始

搜索
查看: 5682|回复: 0
打印 上一主题 下一主题
收起左侧

Verilog设计一异步复位、模9,带进位端的计数器,用状态机实现

[复制链接]
跳转到指定楼层
楼主

  1. module mo9(clk,clr,z,out);
  2. input clk,clr;
  3. output reg z;
  4. output reg [3:0] out;
  5. parameter  s0=0,s1=1,s2=2, s3=3,s4=4, s5=5,s6=6,s7=7,s8=8;
  6. reg [3:0]  next_state,state;
  7. always @(posedge clk or posedge clr)
  8. begin      
  9.         if(clr)         state<=s0;
  10.         else                 state<=next_state;
  11. end
  12. always @(state)
  13. begin
  14. case (state)
  15.                 s0: begin next_state<=s1; out<=state;end
  16.                 s1: begin next_state<=s2; out<=state;end
  17.                 s2: begin next_state<=s3; out<=state;end
  18.                 s3: begin next_state<=s4; out<=state;end
  19.                 s4: begin next_state<=s5; out<=state;end
  20.                 s5: begin next_state<=s6; out<=state;end
  21.                 s6: begin next_state<=s7; out<=state;end
  22.                 s7: begin next_state<=s8; out<=state;end
  23.                 s8: begin next_state<=s0; out<=state;end
  24.                 default: begin next_state<=s0; out<=state;end
  25.                 endcase
  26.                 end
  27. always @(state)
  28. begin  
  29.         case(state)
  30.                 s8: z<=1'b1;
  31.                 default:z<=1'b0;
  32.          endcase
  33. end
  34. endmodule


复制代码

全部资料下载地址:
mo9.rar (98.81 KB, 下载次数: 11)


评分

参与人数 1黑币 +50 收起 理由
admin + 50 共享资料的黑币奖励!

查看全部评分

分享到:  QQ好友和群QQ好友和群 QQ空间QQ空间 腾讯微博腾讯微博 腾讯朋友腾讯朋友
收藏收藏 分享淘帖 顶 踩
回复

使用道具 举报

您需要登录后才可以回帖 登录 | 立即注册

本版积分规则

手机版|小黑屋|51黑电子论坛 |51黑电子论坛6群 QQ 管理员QQ:125739409;技术交流QQ群281945664

Powered by 单片机教程网

快速回复 返回顶部 返回列表