设为首页收藏本站
开启辅助访问 切换到宽版

 找回密码
 立即注册

QQ登录

只需一步，快速开始

热门： 51单片机 | 24小时必答区 | 单片机教程 | 单片机DIY制作 | STM32 | Cortex M3 | 模数电子 | 电子DIY制作 | 音响/功放 | 拆机乐园 | Arduino | 嵌入式OS | 程序设计

搜索
»论坛 › 嵌入式/单片机论坛› FPGA/CPLD
收藏本版 (28) |订阅|存档

FPGA/CPLD 今日: 0|主题: 743|排名: 30 

新窗 全部主题  最新主题  最新回复  热门  热帖  精华  更多 
作者 回复/查看 最后发表
预览 FPGA学习-高性能计数器IP核调用与验证 uid:108531 2016-3-12 22:42 17061 2016-3-14 00:29
预览 FPGA学习-3-8译码器设计验证 uid:108531 2016-3-12 22:46 06304 2016-3-12 22:46
预览 FPGA学习-例解阻塞赋值与非阻塞赋值 uid:108531 2016-3-12 22:34 06847 2016-3-12 22:34
预览 FPGA学习-按键消抖模块设计与验证A uid:108531 2016-3-12 22:30 09071 2016-3-12 22:30
预览 FPGA学习–串口发送模块与验证 uid:108531 2016-3-12 22:12 05806 2016-3-12 22:12
预览 关于FPGA学习过程中的tcl文件与qsf文件 uid:104126 2016-1-23 00:13 15865 2016-3-11 23:43
预览 FPGA数码管交换显示 报错 uid:262 2016-3-11 21:11 02824 2016-3-11 21:11
预览 Verilog中阻塞赋值和非阻塞赋值的正确使用 uid:72008 2015-1-12 02:10 14651 2016-3-7 22:44
预览 SOPC中自定义元件的端口设置解析 attach_img uid:107189 2016-3-4 20:44 05152 2016-3-4 20:44
预览 FPGA学习之--如何在Quartus II 中调用Modelsim SE进行仿真调试 uid:105323 2016-3-4 01:29 07647 2016-3-4 01:29
预览 FPGA学习之引脚分配 uid:105323 2016-3-4 01:28 04273 2016-3-4 01:28
预览 FPGA学习之嵌入式锁相环模块ALTPLL的配置和调用 uid:105323 2016-3-4 01:28 06850 2016-3-4 01:28
预览 quartus_II无法生成pof文件+CPLD+FPGA+Verilog+HDL uid:105323 2016-2-23 19:09 04520 2016-2-23 19:09
预览 CPLD+FPGA+Verilog HDL记录 uid:105323 2016-2-23 19:06 01708 2016-2-23 19:06
预览 verilog中`timescale的定义与作用 uid:105323 2016-2-23 17:45 06252 2016-2-23 17:45
预览 串口模块 uid:105323 2016-2-23 17:44 03442 2016-2-23 17:44
预览 reg型和memory型数据 uid:105323 2016-2-23 17:42 04681 2016-2-23 17:42
预览 两仪性与多义性的问题 uid:105323 2016-2-23 17:41 02821 2016-2-23 17:41
预览 verilog HDL中wire和reg的区别 uid:105323 2016-2-23 17:39 04934 2016-2-23 17:39
预览 FPGA基础知识及其工作原理 attach_img uid:105323 2016-2-23 04:07 13737 2016-2-23 13:00
预览 Quartus II常见错误 uid:105323 2016-2-23 04:05 09021 2016-2-23 04:05
预览 SOPC自定义外设 uid:105323 2016-2-23 04:03 02850 2016-2-23 04:03
预览 signaltap使用简记 uid:105323 2016-2-23 04:02 014961 2016-2-23 04:02
预览 Quartus II宏功能模块 uid:105323 2016-2-23 04:01 04409 2016-2-23 04:01
预览 DMA控制器使用 uid:105323 2016-2-23 03:59 03086 2016-2-23 03:59
预览 在Quartus中利用SOPC Builder做总线仲裁 uid:105323 2016-2-23 03:58 03845 2016-2-23 03:58
预览 自定义外设 uid:105323 2016-2-23 03:56 02805 2016-2-23 03:56
预览 verilog综合小结 uid:105323 2016-2-23 03:54 02753 2016-2-23 03:54
预览 SOPC自定义模块的添加和接口信号的自动识别 uid:105323 2016-2-23 03:47 04033 2016-2-23 03:47
预览 如何以32 bit的方式存取SDRAM uid:105323 2016-2-23 03:35 05122 2016-2-23 03:35
预览 Avalon-MM接口中waitrequest信号的实现 uid:105323 2016-2-23 03:34 05514 2016-2-23 03:34
预览 sopc自定义外设设计总结 uid:105323 2016-2-23 03:32 03979 2016-2-23 03:32
预览 双口RAM原理 uid:105323 2016-2-23 03:31 04555 2016-2-23 03:31
预览 FPGA时序约束的几种方法 uid:105323 2016-2-23 03:31 03196 2016-2-23 03:31
预览 添加时序约束的技巧分析 uid:105323 2016-2-23 03:30 03582 2016-2-23 03:30
预览 FPGA设计中加时序约束 uid:105323 2016-2-23 03:29 02754 2016-2-23 03:29
预览 读SRAM时序约束分析 uid:105323 2016-2-23 03:28 03725 2016-2-23 03:28
预览 在FPGA设计环境中加时序约束 uid:105323 2016-2-23 03:28 03006 2016-2-23 03:28
预览 FPGA-爱FPGA，爱生活 uid:105323 2016-2-23 03:27 05384 2016-2-23 03:27
预览 扇入（fan-in）与扇出（fan-out） attach_img uid:105323 2016-2-23 03:23 011005 2016-2-23 03:23
预览 时序约束几个概念 uid:105323 2016-2-23 03:22 04199 2016-2-23 03:22
预览 寄存器、锁存器和触发器 uid:105323 2016-2-23 03:22 04486 2016-2-23 03:22
预览 SignalTap II观测wire型数据 uid:105323 2016-2-23 03:21 03417 2016-2-23 03:21
预览 Verilog中parameter和define的区别 uid:105323 2016-2-23 03:20 05075 2016-2-23 03:20
预览 Verilog状态机学习 uid:105323 2016-2-23 03:19 03836 2016-2-23 03:19
预览 Verilog中函数与任务比较 uid:105323 2016-2-23 03:15 02995 2016-2-23 03:15
预览 提高FPGA系统的工作速度 attach_img uid:105323 2016-2-23 02:20 04394 2016-2-23 02:20
预览 Quartus 的文件管理 uid:105323 2016-2-23 01:37 03523 2016-2-23 01:37
预览 FPGA时钟管理—PLL和DLL attach_img uid:105323 2016-2-23 01:27 08122 2016-2-23 01:27
预览 四种常用FPGA/CPLD设计思想与技巧 uid:105323 2016-2-23 01:25 02246 2016-2-23 01:25
下一页 »
1 ...789101112131415下一页
 返 回 发新帖

快速发帖

还可输入 80 个字符
高级模式
B Color Image Link Quote Code Smilies
您需要登录后才可以发帖 登录 | 立即注册

本版积分规则

小黑屋|51黑电子论坛 |51黑电子论坛6群 QQ 管理员QQ:125739409;技术交流QQ群281945664

Powered by 单片机教程网

返回顶部 返回版块