找回密码
 立即注册

QQ登录

只需一步,快速开始

搜索
收藏本版 (27) |订阅|存档

FPGA/CPLD 今日: 0|主题: 740|排名: 30 

作者 回复/查看 最后发表
全局置顶 隐藏置顶帖 预览 老版本搜索界面 uid:1 2025-4-26 13:01 5465 2025-4-30 12:13
隐藏置顶帖 预览 新手发帖技巧 attachment  ...23456..37 uid:1 2016-5-3 04:24 1452391537 2025-4-29 20:42
全局置顶 隐藏置顶帖 预览 关于整顿无意义的回帖 attachment  ...23456..32 uid:1 2015-5-22 02:41 1265456333 2025-4-24 16:28
      
预览 一个I2C uvm agent attach_img New uid:1149302 2025-4-29 17:23 0138 2025-4-29 17:23
预览 基于MIG _IP核的DDR3读写模型自行搭建仿真平台 attach_img uid:313887 2025-3-18 11:22 0849 2025-3-18 11:22
预览 春节闲暇,学习下GAL16V8编程 attachment uid:137736 2025-2-1 14:10 2696 2025-2-5 18:05
预览 GPAG 串口基础 uid:285416 2025-1-3 21:39 0432 2025-1-3 21:39
预览 VERILONG串口单秒发数据简单实例 attach_img uid:285416 2024-12-24 10:37 2423 2024-12-26 18:32
预览 Verilog 6位数字频率计设计 AX301 测量范围1Hz~999999KHz attach_img agree uid:1140898 2024-12-23 12:17 0408 2024-12-23 12:17
预览 fpga入门,接之前成功贴,调蓄USRT成功及经验 attach_img agree uid:285416 2024-11-23 15:30 0588 2024-11-23 15:30
预览 新手入门成功庆贺帖 attach_img uid:285416 2024-11-10 23:18 1661 2024-11-11 08:43
预览 基于状态机和VerilogHDL的学号显示控制电路设计 attach_img uid:1126666 2024-6-24 01:19 01119 2024-6-24 01:19
预览 VHDL语言的倒数计时器-具体思路 attach_img agree uid:1101144 2024-4-6 18:01 11466 2024-6-1 09:03
预览 基于fpga的输入信号边沿滤波(上升沿/下降沿)微秒 veilog attach_img uid:467203 2024-1-23 00:56 01136 2024-1-23 00:56
预览 FPGA三国志(大白话介绍FPGA发展历程,通俗易懂) attachment agree uid:1093026 2023-9-20 10:36 02009 2023-9-20 10:36
预览 这是我采用verilog编写的浮点转定点模块 attach_img agree uid:1092083 2023-8-28 10:29 11736 2023-9-3 09:17
预览 FPGA三人抢答器核心代码 agree uid:1087159 2023-7-4 12:18 02073 2023-7-4 12:18
预览 FPGA做的CPU指令运算器,只有加减乘,没有除,实验箱是DE2-115 attach_img agree uid:1079381 2023-5-30 21:58 11623 2023-6-5 03:20
预览 VHDL四选一的结构描述 attach_img uid:833673 2023-3-17 15:42 11855 2023-5-10 15:34
预览 FPGA电压采集DA输出原理图 attach_img uid:523823 2022-12-12 15:51 02304 2022-12-12 15:51
预览 VHDL编写的汽车尾灯控制器代码 attach_img agree uid:992677 2022-12-5 18:42 13082 2023-6-9 15:33
预览 Verilog实现维特比译码 attachment uid:1035196 2022-6-16 16:02 01979 2022-6-16 16:02
预览 基于FPGA的奇数分频占空比50% veilog程序 attach_img agree uid:522457 2022-6-14 14:07 11281 2024-1-23 01:04
预览 VHDL实现16位计数器(带源程序) attach_img agree uid:1030457 2022-5-30 21:00 13159 2022-7-29 22:57
预览 ZYNQ ac706学习教程 agree uid:360555 2022-5-11 14:56 02684 2022-5-11 14:56
预览 电子琴设计VHDL代码 attachment agree uid:1024028 2022-5-5 14:45 02182 2022-5-5 14:45
预览 verilog数字时钟程序 attach_img agree uid:1023916 2022-5-5 00:31 01949 2022-5-5 00:31
预览 VHDL数字电子钟6位8段数码管设计 quratus代码 attach_img agree uid:1016839 2022-4-10 16:10 02810 2022-4-10 16:10
预览 学FPGA/ASIC一点提醒 uid:22218 2022-3-19 11:58 01894 2022-3-19 11:58
预览 如何使用AG256实现EPM240同样功能(Altera的PLD芯片) attach_img uid:926946 2022-3-12 20:24 02608 2022-3-12 20:24
预览 Verilog HDL语言在QuartusⅡ13.5软件中将出租车计费器基本结构分成5个... attach_img agree uid:522536 2022-3-12 11:54 01897 2022-3-12 11:54
预览 FPGA实现MD5算法 Quartus II 13.0 Verilog HDL 模块源码 (最大计算55字节) attach_img agree uid:57657 2022-3-9 10:20 02628 2022-3-9 10:20
预览 FPGA实现贪吃蛇游戏源程序 VGA显示模块 QuartusⅡ9.1代码 attach_img agree uid:1007214 2022-3-5 20:12 03072 2023-2-23 16:30
预览 VHDL语言设计四人抢答器方案源代码 agree uid:1007564 2022-3-1 16:41 23543 2022-3-2 09:42
预览 RobeiEDA关于抢答器的设计案例 attach_img agree uid:434973 2022-2-17 23:15 01726 2022-2-17 23:15
预览 Verilog HDL的简单应用之74ls138功能的实现 agree uid:1003637 2022-1-27 12:17 12832 2022-2-16 08:42
预览 Quartus Verilog HDL/FPGA 驱动4位动态数码管演示4位16进制累加 (每隔1秒加1) attach_img agree uid:57657 2022-1-16 09:27 23804 2022-2-16 12:38
预览 FPGA模拟交通灯效果 Verilog源代码 attach_img agree uid:995516 2021-12-22 10:05 12928 2023-10-9 20:45
预览 黑金verilog那些事系列教程 attach_img agree uid:974725 2021-10-25 14:17 02731 2021-10-25 14:17
预览 基于FPGA动态配置PLL输出-源码以及注意事项 attach_img agree uid:522457 2021-9-24 09:03 12955 2024-1-29 14:12
预览 基于FPGA的PLL动态输出设计 attach_img uid:522457 2021-9-23 11:59 22289 2021-12-26 22:31
预览 基于FPGA的硬件电子琴设计(文档+工程) attach_img agree uid:776760 2021-8-19 02:41 13566 2023-4-19 17:39
预览 基于FPGA的音乐播放器设计(文档+工程) attach_img agree uid:776760 2021-8-19 02:40 13227 2022-6-22 17:10
预览 关于使用QueartusII(AS)下载程序失败的原因总结 attach_img agree uid:724206 2021-8-2 20:54 07140 2021-8-2 20:54
预览 EDA数字频率计设计资料(VHDL语言) attach_img agree uid:958022 2021-8-1 01:12 23543 2022-2-24 18:30
预览 FPGA数字电压表设计,附源码程序 attach_img agree uid:600744 2021-7-15 18:34 03008 2021-7-15 18:34
预览 fft的IP核的调用主要步骤 attachment agree uid:313887 2021-7-8 15:27 02809 2021-7-8 15:27
预览 拉普拉斯锐化的FPGA实现—技术文档 attachment uid:776760 2021-7-1 04:08 01816 2021-7-1 04:08
预览 Verilog程序:北斗卫星导航监测接收机的FPGA实现 attach_img uid:776760 2021-7-1 04:05 02926 2021-7-1 04:05
预览 FPGA实现出租车计价器 attach_img agree uid:426797 2021-6-25 15:13 13218 2021-11-12 18:58
预览 ISP实验 设计LCD液晶显示系统程序 attach_img agree uid:944558 2021-6-25 11:46 02113 2021-6-25 11:46
预览 基于FPGA的可调时倒计时quartusII工程 attach_img agree uid:438632 2021-6-20 21:12 02395 2021-6-20 21:12
预览 FPGA交通信号灯控制系统的设计 Quartus工程 attach_img agree uid:929307 2021-6-13 23:44 03274 2021-6-13 23:44
下一页 »

快速发帖

还可输入 80 个字符
您需要登录后才可以发帖 登录 | 立即注册

本版积分规则

手机版|小黑屋|51黑电子论坛 |51黑电子论坛6群 QQ 管理员QQ:125739409;技术交流QQ群281945664

Powered by 单片机教程网

返回顶部 返回版块